用于多库刷新时序的设备及方法与流程

背景技术：

本发明大体上涉及半导体装置，且更明确来说涉及半导体存储器装置。特定来说，本发明涉及易失性存储器，例如动态随机存取存储器(dram)。dram可包含于高带宽存储器(hbm)中。hbm可包含在每一裸片上具有一或多个库的裸片堆叠。

易失性存储器需要定期刷新存储器中的数据以保存数据。随着传统dram中及hbm中存储器库的数目增加，对存储器刷新周期计时可能变得更加困难及/或需要包含更多存储器组件。

技术实现要素：

本文描述的设备及方法可减少专用于刷新时序组件的裸片面积，减少生产时间，及/或减少测试时间。

根据本文揭示的至少一个实例，一种设备可包含：存储器库；振荡器电路，其经配置以输出周期信号；刷新计时器电路，其经配置以接收所述周期信号且将刷新信号提供到所述存储器库，其中所述刷新计时器电路可进一步经配置以：响应于刷新命令，启用计数器电路，其中所述计数器电路基于所述周期信号输出计数；响应于所述刷新命令，将所述刷新信号设置到作用中状态；响应于所述计数器电路输出等于行作用中信号时间的计数，将所述刷新信号设置到非作用中状态；响应于所述计数器电路输出等于行预充电时间的计数，递增泵浦计数器；及响应于基于所述泵浦计数器的泵浦计数未被满足，将所述刷新信号设置到所述作用中状态且复位所述计数器电路。

根据本文揭示的至少一个实例，一种设备可包含：刷新激活控制电路，其经配置以接收周期信号及刷新命令；计数器电路，其经配置以从所述刷新激活控制电路接收所述周期信号且基于所述周期信号输出计数；第一比较电路，其经配置以比较所述计数与第一值且在所述计数等于所述第一值时输出第一满足信号；第二比较电路，其经配置以比较所述计数与第二值且在所述计数器等于所述第二值时输出第二满足信号；选择电路，其经配置以接收所述第一满足信号及所述第二满足信号且响应于所述第一满足信号及所述第二满足信号中的至少一者复位所述计数器电路；及输出控制电路，其经配置以输出刷新信号，其中所述输出控制电路响应于所述刷新命令将所述刷新信号改变到作用中状态且响应于所述第一满足信号将所述刷新信号改变到非作用中状态。

根据本文揭示的至少一个实例，一种设备可包含核心裸片，所述核心裸片包含：第一存储器库；第二存储器库；第一刷新计时器电路，其与所述第一存储器库相关联；第二刷新计时器电路，其与所述第二存储器库相关联，其中所述第一刷新计时器电路及所述第二刷新计时器电路中的每一者包含控制块及计数器块，其中所述计数器块经配置以：基于周期信号产生计数；响应于所述计数达到第一值而提供第一信号；及响应于所述计数达到第二值而提供第二信号；其中所述控制块经配置以：将所述周期信号提供到所述计数器块；响应于刷新命令提供作用中刷新信号；及响应于所述第一信号及所述第二信号提供刷新操作的泵浦数目。所述核心裸片可包含经配置以将所述周期信号提供到所述第一刷新计时器电路及所述第二刷新计时器电路的振荡器电路。

附图说明

图1是根据本发明的实施例的半导体装置的框图。

图2是刷新周期的时序图。

图3是展示根据本发明的实施例的包含高带宽存储器(hbm)的半导体装置的整体配置的框图。

图4是根据本发明的实施例的hbm的一部分的框图。

图5是根据本发明的实施例的hbm的一部分的示意图。

图6是根据本发明的实施例的刷新计时器电路的框图。

图7是根据本发明的实施例的刷新计时器电路的操作流程图。

图8是根据本发明的实施例的刷新操作的时序图。

具体实施方式

某些实施例的以下描述在本质上仅为示范性的且绝不希望限制本发明的范围或其应用或用途。在本发明系统及方法的实施例的以下详细描述中，参考形成所述详细描述的一部分且其中通过图解展示其中可实践所描述系统及方法的特定实施例的附图。这些实施例经足够详细描述以使所属领域的技术人员能够实践本发明所揭示的系统及方法，且应理解，可利用其它实施例且可在不脱离本发明的精神及范围的情况下作出结构及逻辑改变。此外，出于清楚目的，当所属领域的技术人员明白特定特征的详细描述时将不论述所述详细描述以免模糊本发明的实施例的描述。因此，以下详细描述不应被视为限制意义，且本发明的范围仅通过所附权利要求书所定义。

随着存储器装置的时序规范不断严格且存储器装置中所包含的存储器库的数目增加，对存储器中的刷新操作适当计时变得更加困难可能更加困难。此外，可能需要额外时序组件，此消耗裸片面积，且修整额外组件的时序可增加存储器装置制造的生产及测试阶段。

图1是展示根据本发明的至少一个实施例的半导体装置100的整体配置的框图。半导体装置100可为半导体存储器装置，例如集成于单个半导体芯片上的dram装置。

半导体装置100包含存储器阵列118。存储器阵列118经展示为包含多个存储器库。在图1的实施例中，存储器阵列118经展示为包含八个存储器库bank0到bank7。在其它实施例中，更多或更少库可包含于存储器阵列118中。每一存储器库包含多个字线wl、多个位线bl及/bl，以及布置于所述多个字线wl与所述多个位线bl及/bl的相交点处的多个存储器胞元mc。字线wl的选择是通过行解码器108执行且位线bl及/bl的选择是通过列解码器110执行。可通过字线驱动器wd将选定字线wl驱动到所要电荷。在图1的实施例中，行解码器108包含用于每一存储器库的相应行解码器且列解码器110包含用于每一存储器库的相应列解码器。位线bl及/bl耦合到相应感测放大器(samp)。

来自位线bl或/bl的读取数据是通过感测放大器samp放大且经由互补本端数据线(liot/b)提供到子放大器传送门120。子放大器传送门120可充当在适当liot/b与适当共享主数据线(mio)之间形成导电路径的切换器。读取数据可经由通过子放大器传送门120提供的导电路径从本端数据线liot/b传递到主数据线mio到读取放大器126，所述读取放大器126将数据提供到io电路122。从io电路122接收的写入数据是从写入放大器126输出且经由互补主数据线mio、子放大器传送门120及互补本端数据线liot/b提供到感测放大器samp，且写入于耦合到位线bl或/bl的存储器胞元mc中。

半导体装置100可采用多个外部端子，所述多个外部端子包含：耦合到命令及地址总线以接收命令及地址以及cs信号的命令及地址(c/a)端子；接收时钟ck及/ck的时钟端子；提供数据的数据端子dq；及接收电力供应电势vdd1、vdd2、vss、vddq及vssq的电力供应端子。

时钟端子被供应提供到输入电路112的外部时钟ck及/ck。所述外部时钟可为互补的。输入电路112基于ck及/ck时钟产生内部时钟iclk。所述iclk时钟经提供到命令解码器110及到内部时钟发生器114。内部时钟发生器114基于iclk时钟提供各种内部时钟lclk。lclk时钟可用于各种内部电路的计时操作。内部数据时钟lclk经提供到输入/输出电路122以对包含于输入/输出电路122中的电路的操作计时(例如，提供到数据接收器以对写入数据的接收计时)。

c/a端子可被供应存储器地址。供应到c/a端子的存储器地址是经由命令/地址输入电路102提供到地址解码器104。地址解码器104接收地址且将经解码的行地址xadd供应到行解码器108且将经解码的列地址yadd供应到列解码器110。地址解码器104还可供应可指示含有经解码的行地址xadd及列地址yadd的存储器阵列118的库的经解码的库地址badd。c/a端子可被供应命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令及用于执行写入操作的写入命令)，以及其它命令及操作。存取命令可与指示待存取的存储器胞元的一或多个行地址xadd、列地址yadd及库地址badd相关联。

命令可经由命令/地址输入电路102作为内部命令信号提供到命令解码器106。命令解码器106包含用以解码内部命令信号以产生用于执行操作的各种内部信号及命令的电路。例如，命令解码器106可提供行命令信号以选择字线wl且提供列命令信号以选择位线bl。

装置100可接收存取命令(其是读取命令)。当接收读取命令，且库地址、行地址及列地址被及时供应所述读取命令时，从存储器阵列118中的对应于所述行地址及所述列地址的存储器胞元mc读取读取数据。读取命令是通过命令解码器106(例如，命令控制器)接收，所述命令解码器106提供内部命令，使得来自存储器阵列218的读取数据经提供到读取放大器128。读取数据是经由输入/输出电路122从数据端子dq输出到外部。

装置100可接收存取命令(其是写入命令)。当接收所述写入命令，且库地址、行地址及列地址被及时供应所述写入命令时，将供应到数据端子dq的写入数据写入到存储器阵列118中的对应于所述行地址及所述列地址的存储器胞元。写入命令是通过命令解码器106接收，所述命令解码器106提供内部命令使得通过输入/输出电路122中的数据接收器接收写入数据。写入时钟还可被提供到外部时钟端子以对输入/输出电路122的数据接收器接收写入数据计时。写入数据是经由输入/输出电路122供应到写入放大器126，且通过写入放大器126供应到存储器阵列118以写入到存储器胞元mc中。

装置100还可接收引起其实施刷新操作的命令。刷新信号可为在命令解码器106接收指示自动刷新及/或其它刷新命令的信号时激活的脉冲信号。在一些实施例中，刷新命令可在外部发出到存储器装置100。在一些实施例中，刷新命令可通过装置100的组件周期性地产生。刷新信号经提供到刷新计时器电路(rtc)116。刷新计时器电路116还可从振荡器电路(osc)128(例如，振荡器)接收周期信号oscin。在一些实施例中，所述周期信号可具有10纳秒或更少的周期时间。

在一些实施例中，振荡器电路128是与内部时钟发生器114分离的电路。在一些实施例中，振荡器电路128可视需要从内部时钟发生器114接收lclk信号。在一些实施例中，装置100可包含用于每一存储器库的刷新计时器电路116，及用于装置100中的所有存储器库的振荡器电路128。提供到刷新计时器电路116的刷新命令可引起装置100实施所有存储器库的刷新操作(例如，全库刷新操作)或实施存储器库中的一或多者(但少于所有者)的刷新操作(例如，每库刷新操作)。在一些实施例中，针对每库刷新操作刷新的存储器库是通过从地址解码器104提供到刷新计时器电路116的库地址badd识别，且仅与库地址badd相关联的那些刷新计时器电路116对刷新命令的接收作出响应。在一些实施例中，库地址badd可被提供到命令解码器106，所述命令解码器106接着将ref/ref-sub提供到适当刷新计时器电路116。

刷新计时器电路116提供及接收各种内部控制信号以执行刷新操作。例如，控制信号routput是通过刷新计时器电路116提供到行解码器108且控制信号ref/ref-sb可通过刷新计时器电路116从命令解码器106接收。

刷新操作是在刷新周期时间内执行。命令解码器106及刷新计时器电路116分别提供具有在所述刷新周期时间内执行刷新操作的时序的ref/ref-sb及routput信号。例如，命令解码器106及刷新计时器电路116提供控制信号以在刷新周期时间内具有多次连续刷新激活。在一些实施例中，刷新激活中的每一者可用于刷新不同群组的存储器胞元(例如，不同行的存储器胞元)。命令解码器106及刷新计时器电路116提供具有足够时序控制以在刷新周期时间内执行多次激活(但时序裕度可为小)的控制信号。在本发明的实施例中，命令解码器106及刷新计时器电路116提供ref/ref-sb及routput信号以在刷新周期时间内包含两次连续刷新激活(例如，双泵浦刷新)。全库刷新操作及/或每库刷新操作可针对刷新周期具有多次刷新激活。刷新计时器电路116可使用来自振荡器电路128的周期信号以计数到特定时间值以对提供到一或多个存储器库的刷新信号计时。在一些实施例中，可使用tras及trp。

装置100的电力供应端子被供应电力供应电势vdd1、vdd2及vss。电力供应电势vdd1、vdd2及vss被供应到内部电压发生器电路124。内部电压发生器电路124基于供应到电力供应端子的电力供应电势vdd1、vdd2及vss产生各种内部电势vpp、vod、vary、vperi及类似者。虽然各种内部电势及电力供应电势可用于装置100的不同电路中的任一者，但内部电势vpp主要用于行解码器108中，内部电势vod及vary主要用于存储器阵列118中所包含的感测放大器samp中，且内部电势vperi是用于许多周边电路块中。

电力供应端子还被供应电力供应电势vddq及vssq。电力供应电势vddq及vssq被供应到输入/输出电路122。在本发明的实施例中，供应到电力供应端子的电力供应电势vddq及vssq可为与供应到电力供应端子的电力供应电势vdd及vss相同的电势。在本发明的另一实施例中，供应到电力供应端子的电力供应电势vddq及vssq可为与供应到电力供应端子的电力供应电势vdd及vss不同的电势。供应到电力供应端子的电力供应电势vddq及vssq是用于输入/输出电路122，使得通过输入/输出电路122产生的电力供应噪声不传播到其它电路块。

图2是存储器的刷新操作的时序图200。在本发明的一些实施例中，所述刷新操作可通过图1的半导体装置100执行。

分配给存储器中的单个库的刷新操作的时间可被称为trfcsb。在所述刷新操作期间，所述存储器库的多次刷新可在trfcsb内发生。此多次刷新可被称为“泵浦”。如图2中所展示，例如，在刷新操作期间执行两个泵浦pump0及pump1。虽然展示两个泵浦，但可执行更多或更少泵浦(例如，1个、3个、4个、8个泵浦等)。无关于泵浦的数目，所有泵浦是在trfcsb内完成。刷新操作中的每一泵浦的时间长度可等于或大体上类似于存储器的行作用中时间(tras)。刷新操作中的每一泵浦之间的时间长度可等于或大体上类似于行预充电时间(trp)。

不同存储器装置具有用于刷新时序的不同规范。例如，高带宽存储器(hbm)可对单个库刷新提供200ns。海量存储器库(例如，25个)可在单个库刷新周期期间独立刷新。在一些hbm系统中，对于刷新操作需要至少三个泵浦。特定ddr存储器装置可具有类似规范。

图3是展示根据本发明的至少一个实施例的包含高带宽存储器(hbm)的半导体装置300的整体配置的框图。装置300可包含多个裸片die0到dien。装置300可包含任何数目个裸片。例如，裸片的数目可为四个。在另一实例中，裸片的数目可为八个。在本发明的一些实施例中，装置300的至少一裸片包含图1的半导体装置100。

每一裸片可包含一或多个存储器库bank0到bankn。每一裸片可包含任何数目个存储器库。例如，裸片可包含16个库、32个库、64个库、128个库或256个库。包含存储器库的裸片有时可被称为核心裸片305或统称为堆叠。在一些实施例中，装置300可进一步包含控制器裸片310，其有时可被称为逻辑裸片或接口裸片。控制器裸片310可包含将命令(例如，存储器存取命令)及信号(例如，时钟信号)提供到核心裸片305以执行记忆体操作的一或多个控制电路。在一些实施例中，控制器裸片310可提供对核心裸片305及对包含于装置300中的一或多个组件的存取。例如，控制器裸片305可耦合到图形处理单元(未展示)。导电路径315可将裸片彼此耦合及/或将裸片耦合到控制器裸片310。在一些实施例中，导电路径315可包含硅通孔(tsv)。在一些实施例中，导电路径315可包含焊球。导电路径315中的一或多者可提供用于die0到dien的数据输入及输出的一或多个通道。在一些实施例中，每一裸片die0到dien可具备两个通道。在一些实施例中，每一裸片die0到dien可具备四个通道。

在一些实施例中，核心裸片305的每一裸片die0到dien可包含如装置100中所展示及描述的一些或所有组件(例如，行及列解码器、命令解码器、io电路等)。即，在一些实施例中，每一裸片可类似于ddr存储器中的dram裸片。在其中每一裸片die0到dien包含用于操作存储器的若干组件的一些实施例中，控制器裸片310可从装置300省略。在一些实施例中，装置100中所描述的组件中的一或多者(例如，命令解码器、内部时钟发生器、命令地址输入电路等)可包含于控制器裸片310。这可节省核心裸片305的裸片die0到dien上的裸片布局面积。

图4是根据本发明的实施例的hbm400的一部分的框图。展示包含于hbm400中的两个裸片die0及die1的部分。裸片die0及die1可为包含于堆叠中的裸片。在一些实施例中，hbm400可包含于包含hbm的装置(例如图3的装置300)中。尽管裸片(例如，die0及die1)经说明为靠近彼此，但应理解，裸片可在hbm中垂直堆叠，如图3中所展示。参考图4，每一裸片(die0及die1)包含存储器库bank0到bankn。相应刷新计时器电路405可耦合到存储器库bank0到bankn中的每一者。每一刷新计时器电路405可从命令解码器410接收刷新命令及从振荡器电路415接收周期信号。在一些实施例中，刷新计时器电路405、命令解码器410及/或振荡器电路415作为如先前参考图1所描述的刷新计时器电路116、命令解码器106及/或振荡器电路128操作。

在图4中说明多个实施例，如通过用于命令解码器410及振荡器电路415的虚线所指示。在一些实施例中，die0及die1中的每一者包含振荡器电路415。在其它实施例中，die0及die1可从定位于分离裸片425上的单个振荡器电路415接收周期信号。在这些实施例中，裸片425可为类似于die0及die1的包含存储器库的裸片或其可为hbm400的控制器裸片。在一些实施例中，die0及die1中的每一者包含命令解码器410。在一些实施例中，die0及die1可从分离裸片425上的单个命令解码器410接收命令。在一些实施例中，hbm400可包含多个振荡器电路415及单个命令解码器410。在一些实施例中，装置可包含多个命令解码器410及单个振荡器电路415。

图5是根据本发明的实施例的hbm500的一部分的示意图。hbm500可包含核心裸片堆叠505。尽管在图5中被展示为单层，但核心裸片堆叠505可包含垂直堆叠的多个裸片，核心裸片堆叠505的每一裸片包含一或多个存储器库510。核心裸片堆叠505可包含多个存储器库510。在图5中所展示的实例中，核心裸片堆叠505包含128个存储器库510。例如，核心裸片堆叠505的每一裸片可包含16个存储器库(例如，8个裸片)。在另一实例中，核心裸片堆叠505的每一裸片可包含32个存储器库(例如，4个裸片)。通过虚线框506说明包含于核心裸片堆叠505中的具有32个存储器库510的裸片的实例划定。在此实例中，核心裸片堆叠505可包含四个核心裸片，每一核心裸片具有32个存储器库510。所述四个核心裸片可垂直堆叠。

行解码器(xdec)515及列解码器(ydec)520可针对每一存储器库510提供。在图5中所展示的实例中，存储器库510可共享数字感测放大器(dsa)522，但在其它实例中，每一存储器库510可具有其自身的数字感测放大器522。在一些实施例中，存储器库510可共享其它组件，例如读取/写入放大器及误差校正码电路(未展示)。刷新计时器电路525是与每一存储器库510相关联。在一些实施例中，刷新计时器电路525可邻近于行解码器515定位。在其它实施例中，刷新计时器电路525可定位于核心裸片堆叠505上的别处。在一些实施例(图5中未展示)中，刷新计时器电路525可与多个存储器库510相关联。

核心裸片堆叠505可包含一或多个振荡器电路530。在图5中所展示的实例中，核心裸片堆叠505包含四个振荡器电路。振荡器电路530可经由导电路径535将周期信号提供到多个刷新计时器电路525。在一些实施例中，导电路径535可包含容纳在核心裸片堆叠505的单个裸片内的导电迹线。在其它实施例中，导电路径535可在核心裸片堆叠505中的两个或两个以上裸片之间延伸。在一些实施例中，导电路径535可包含一或多个tsv。在图5中所展示的实例中，每一振荡器电路530将周期信号提供到32个刷新计时器电路525。可包含沿着核心裸片堆叠505的主干(spine)的振荡器电路530，如图5中所展示。在其它实施例中，振荡器电路530可包含在核心裸片堆叠505的另一区域中。振荡器电路530在一些实施例中可彼此独立地操作，但可包含一或多个熔丝以允许修整振荡器电路530，使得振荡器电路530具有相同周期时间及/或经同步化。

图6是根据本发明的实施例的刷新计时器电路600的框图。刷新计时器电路600可包含计数器块605及控制逻辑块610。所述控制逻辑块可包含从振荡器电路(例如，振荡器电路128、415或530)接收周期信号(oscin)的刷新激活控制电路615。刷新激活控制电路615可进一步接收刷新命令信号(ref/refsb)。所述刷新命令信号可通过命令解码器(例如，命令解码器106)提供以引起执行刷新操作。刷新激活控制电路615可包含刷新激活器电路618，所述刷新激活器电路618可在接收刷新命令之后将作用中控制信号提供到tras/trp选择电路635。响应于所述作用中控制信号，tras/trp选择电路635可将作用中控制信号提供到刷新输出控制电路(refout)640，所述作用中控制信号可引起refout控制电路640将提供到存储器库的刷新信号(routput)切换到作用中状态(例如，逻辑高)。

在一些实施例中，刷新命令可包含将在刷新操作期间执行的泵浦数目。在一些实施例中，所述泵浦数目可为设置数目(例如，3)。刷新激活控制电路615可包含刷新泵浦控制电路617。刷新泵浦控制电路617可对通过刷新计时器电路600完成的泵浦数目计数且比较所述泵浦数目与将针对刷新操作执行的泵浦数目。在一些实施例中，刷新泵浦控制电路617可包含计数器电路及比较器电路。

刷新激活控制电路615可包含可将周期信号(gatedosc)提供到包含于计数器块605中的tras/trp计数器电路620的门控电路616。gatedosc的接收可启用tras/trp计数器电路620。在一些实施例中，gatedosc可基于通过振荡器电路提供的oscin。例如，门控电路616可门控oscin，即，将作用中oscin作为作用中gatedosc提供到tras/trp计数器或防止作用中oscin被提供到tras/trp计数器电路620直到接收刷新命令信号。在一些应用中，门控周期信号可减少刷新计时器电路600在刷新操作之间的电流汲取。在一些实施例中，其还可消除对于计数器启用信号的需要。

tras/trp计数器电路620(例如，“计数器”)响应于作用中gatedosc开始计数。在一些实施例中，计数器620可为四位计数器。然而，计数器620可为任何数目个位。例如，计数器620可对足够数目个位计数以计数到等于tras+trp除以gatedosc的频率的值。计数器620的计数输出(countout)可被提供到两个比较电路：tras比较电路625及trp比较电路630。tras比较电路625可比较计数器620的输出与等于行作用中时间(tras)的值。当计数器620的输出等于tras时，tras比较电路625输出指示已经过相当于tras的时间的作用中信号(trasmet)。trp比较电路630可比较计数器620的输出与等于行预充电时间(trp)的值或在其它实施例中等于tras+trp的值。当计数器620的输出等于trp(或tras+trp，此取决于实施例)时，trp比较电路630输出指示已满足相当于trp或tras+trp的时间的作用中信号(trpmet)。在一些实施例中，trasmet及trpmet信号可为作用中高态信号。例如，比较电路625及630的输出可分别在已经过tras及trp时切换到逻辑高状态。在一些实施例中，trasmet及trpmet可为脉冲信号，即，所述信号仅针对有限数目个时钟周期(例如，1个周期、2个周期)处于作用中(例如，逻辑高)。

trasmet及trpmet信号可被提供到tras/trp选择电路635(例如，“选择电路”)。选择电路635可提供作用中复位信号(cntrst)以复位计数器620。如果trp比较电路630经配置以在计数器620的输出等于trp时输出trpmet，那么选择电路635可在接收trasmet之后发送作用中cntrst且在接收trpmet之后再次发送作用中cntrst。如果trp比较电路630经配置以在计数器620的输出等于tras+trp时输出trpmet，那么选择电路635可仅在已接收trasmet及trpmet两者之后发送作用中cntrst。

如上文所提及，控制逻辑块610可包含刷新输出控制电路(refout)640。refout控制电路640可将刷新信号(routput)提供到存储器库或多个存储器库。在接收刷新命令之后，refout控制电路640可将routput转变到作用中状态(例如，逻辑高、作用中高态)。在一些实施例中，refout控制电路640响应于来自选择电路635的作用中控制信号将routput转变到作用中状态。响应于来自如先前所论述的刷新激活控制电路615的刷新激活器电路618的作用中控制信号，可提供来自选择电路635的作用中控制信号。

在一些实施例中，refout控制电路640从选择电路635接收信号trasmet及trpmet以及控制信号。来自选择电路635的所述控制信号可规定trasmet及trpmet中的哪一者引起refout控制电路640切换routput的状态。首先，来自选择电路635的控制信号将选择trasmet信号。当通过tras比较电路625提供作用中trasmet信号时，refout控制电路640可作为响应将routput转变到逻辑低(例如，非作用中低态)。在提供作用中trasmet信号之后，选择电路635引起refout控制电路640对trpmet信号作出响应。在一些实施例中，当通过trp比较电路630提供作用中trpmet信号时，refout控制电路640可作为响应将routput转变到逻辑高。

在一些实施例中，响应于接收作用中trasmet信号，refout控制电路640可将作用中信号(pumpcntinc)提供到刷新激活控制电路615的刷新泵浦控制电路617。所述作用中pumpcntinc可指示刷新操作的泵浦已完成且递增包含于刷新泵浦控制电路617的泵浦计数器。如果刷新泵浦控制电路617确定已满足刷新操作的所请求泵浦或泵浦数目，那么刷新泵浦控制电路617可将作用中控制信号提供到门控电路616。作为响应，门控控制电路616可门控oscin信号，从而停用计数器620。计数器620可在计数已达到trp或trp+tras之前停用。停用计数器620可防止trp比较电路630提供作用中trpmet，从而防止refout控制电路640提供逻辑高刷新信号直到由刷新激活控制电路615接收后续刷新命令。在一些实施例中，刷新激活控制电路615的刷新激活器电路618可将作用中控制信号提供到选择电路635，所述选择电路635接着可将作用中控制信号提供到refout控制电路640。从选择电路635到refout控制电路640的所述作用中控制信号可防止refout控制电路640将刷新信号routput转变到逻辑高状态直到接收后续刷新命令。在一些实施例中，门控周期信号可引起计数器620复位。在一些实施例中，刷新激活控制电路615或选择电路635可在刷新操作结束时发送复位信号到计数器620。

在其它实施例中，响应于接收作用中trpmet信号，refout控制电路640可提供作用中pumpcntinc到刷新泵浦控制电路617但可能不会将routput信号转变到逻辑高状态。如果刷新泵浦控制电路617确定已满足刷新操作的所要求泵浦或泵浦数目，那么刷新泵浦控制电路617可将作用中控制信号提供到门控电路616。作为响应，门控控制电路616可门控oscin信号，从而停用计数器620。routput可保持低直到已接收后续刷新命令。

如果未满足泵浦数目，那么刷新泵浦控制电路617可将作用中信号发送到刷新激活器电路618。作为响应，刷新激活器电路618可将控制信号发送到选择电路635。选择电路635可响应于来自刷新激活器电路618的所述作用中控制信号将作用中控制信号提供到refout控制电路640。来自选择电路635的所述作用中控制信号可引起refout控制电路640再次将刷新信号routput转变到逻辑高，从而开始刷新操作的后续泵浦。

在一些实施例中，刷新激活控制电路615可对在接收刷新命令之后何时提供作用中gatedosc增加延迟。在一些应用中，等待提供作用中gatedosc可稳定化刷新信号。在一些实施例中，刷新激活控制电路615可包含可用于增加高达两个周期的延迟的双周期同步器电路。例如，当接收刷新命令时，如果在将周期信号传递到计数器620之前的周期之间接收命令，那么刷新激活控制电路615可等待一个周期加上任何部分周期。

刷新命令可指示可每次刷新一或多个存储器库。当将立即刷新若干存储器库时，在一些应用中在存储器中可能存在太多电流汲取而无法同时刷新所有存储器库。在一些实施例中，命令解码器可延迟将刷新命令提供到待刷新的每一存储器库的刷新计时器电路以便使刷新操作交错。使个别库的刷新操作交错可减少电流汲取。在一些实施例中，刷新激活控制电路615可控制存储器库交错而非命令解码器。当通过多个存储器库的刷新计时器电路接收刷新命令(例如，多库刷新命令)时，所述刷新命令可向刷新计时器电路指示将刷新多个存储器库。每一刷新激活控制电路615可包含可在接收多库刷新命令时应用的交错延迟。在一些实施例中，刷新激活器618包含延迟。通过刷新激活器618提供的所述延迟可使刷新激活器电路618延迟将作用中控制信号提供到选择电路635且可引起门控电路616延迟将周期信号提供到计数器620。刷新计时器电路600中的一些或所有者可包含不同延迟以便使跨存储器库的刷新操作随时间交错。

在一些实施例中，refout控制电路640可能不接收信号trasmet及trpmet。实情是，选择电路635可提供指示何时已接收trasmet及trpmet信号的控制信号。类似于上文所描述，当选择电路635指示已接收trasmet时，refout控制电路640可将低逻辑刷新信号及pumpcntinc提供到刷新激活控制电路615。当选择电路635指示已接收trpmet时，refout控制电路640可提供高逻辑刷新信号。

在一些实施例中，tras比较电路625及trp比较电路630可分别包含熔丝tmfztrimtras及tmfztrimtrp。所述熔丝可在生产及/或测试期间用于微调tras及trp的值。在一些实施例中，refout控制电路640可包含熔丝tmfztrasvstrp。这可允许通过在tras与trp之间提供额外延迟而调整延迟。在一些实施例中，调整延迟以另一者为代价支持tras或trp，因此刷新信号的总周期不改变。此外，在一些实施例中，tras比较电路625及trp比较电路630可经配置以分别比较计数器620的输出与除tras及trp以外的值。例如，在一些应用及/或存储器类型中，可使用不同刷新时序协议。

图7是根据本发明的实施例的刷新计时器电路的操作流程图700。在一些实施例中，刷新计时器电路(例如刷新计时器电路600)可以流程图700中所展示的方式操作。如先前所提及，来自刷新计时器电路的刷新信号在接收刷新命令之前最初处于非作用中(例如，逻辑低)。在框705，可通过所述刷新计时器电路接收刷新命令。在一些实施例中，所述刷新命令可能已从命令解码器接收。响应于接收刷新命令，刷新计时器电路可在框715输出作用中刷新信号(例如，逻辑高)。此外，响应于刷新命令，刷新计时器电路可在框710启用计数器。在一些实施例中，可通过将周期信号从振荡器电路传递到所述计数器来启用所述计数器。

刷新计时器电路可计数直到已达到第一值，例如，相当于行作用中信号时间(tras)的值，如框720所展示。响应于经过时间tras，刷新计时器电路可在框725输出非作用中刷新信号。在经过tras之后，刷新计时器电路可计数直到达到第二值，例如，相当于行预充电时间(trp)的值，如框730所展示。在一些实施例中，可通过比较器电路执行已经过tras及trp的确定。

在一些实施例中，响应于经过trp，刷新计时器电路可在框735确定是否已满足泵浦计数。即，可比较泵浦计数器的值与刷新操作中所包含的泵浦数目。在一些实施例中，泵浦计数可针对存储器中的每个刷新操作相同。在一些实施例中，刷新命令可包含将在刷新操作期间执行的泵浦数目，且所述泵浦数目可在刷新命令之间改变。在一些实施例中，泵浦计数将通过刷新激活控制电路确定。如果满足泵浦计数，那么刷新计时器电路可在框740使刷新信号输出保持于非作用中状态。当满足泵浦计数时，刷新计时器电路可在框745进一步停用计数器。如果未满足泵浦计数，那么刷新计时器电路在框750输出作用中刷新信号。刷新计时器电路可返回到框720且计数到用于另一刷新泵浦的tras。

在另一实施例中，响应于经过tras，刷新计时器电路可在框735确定是否已满足泵浦计数。如果满足所述泵浦计数，那么刷新计时器电路可使刷新信号输出保持于非作用中状态，如框740所展示。当满足泵浦计数时，刷新计时器电路可在框745进一步停用计数器。如果未满足泵浦计数，那么刷新计时器电路在其已在框730计数到trp之后在框750输出作用中刷新信号且返回到框720且计数到用于另一刷新泵浦的tras。

在一些实施例中，刷新计时器电路可复位用于计数到tras及trp的计数器。在一些实施例中，可在框720、730及745之后复位刷新计时器电路。在一些实施例中，可在框730及745之后复位计数器。

虽然流程图700的框为清楚起见被循序编号，但应理解，一些框可同时执行。例如，框710与框715可同时执行。在另一实例中，框740与框745可同时执行。此外，在一些实施例中，框可按不同于先前参考流程图700所描述的顺序执行。

图8是根据本发明的实施例的用于存储器库(b0)的刷新操作的时序图800。时序图800中所展示的所述刷新操作可通过根据本发明的实施例的包含振荡器及刷新计时器电路的存储器执行。在一些实施例中，时序图800可反映操作流程图700中所描述的操作。时序图800中所展示的刷新操作仅用于示范性目的且不应被解释为限制本发明的原理。时序图中的细节可取决于给定存储器的规格(例如，所需振荡频率、在上升或下降时钟边缘上的同步化、每刷新操作的泵浦数目、同步化周期延迟)而改变。例如，如图8中所展示，tras是47ns且trp是8ns。然而，tras及trp可针对不同存储器不同。tras及trp的值可取决于存储器类型及/或可应用的标准(例如，jedec)。

在图8中展示若干信号的时序。clk可为来自振荡器电路(例如，振荡器电路130)的周期信号。aref-sb可为刷新命令信号。所述刷新命令信号可从命令解码器(例如，命令解码器106)接收。尽管clk在时序图800中展示为在10ns之后开始，但clk可从0ns连续。output可为通过刷新计时器电路(例如，刷新计时器电路600)的输出刷新信号。counter可为tras/trp计数器电路(例如，计数器电路620)的输出。trasmet可为tras比较电路(例如，比较电路625)的输出。trpmet可为trp比较电路(例如，比较电路630)的输出。cntrst可为通过tras/trp选择电路(例如，选择电路635)提供的计数器复位信号。pumpcnt可为包含于刷新激活控制电路(例如，刷新激活控制电路615)中的泵浦计数器的值。pumpcnt可在从refout控制电路(例如，refout控制电路640)接收pumpcntinc信号(未展示)之后递增。

在时间t0，aref-sb改变状态以产生指示接收刷新命令的高脉冲。响应于所述刷新命令，在时间t1的下一上升时钟边缘上，刷新信号output变高且counter开始指示至少部分基于clk的计数值。在时间t2，响应于counter指示等于tras的值，trasmet改变状态以产生指示已经过tras的脉冲高信号。响应于trasmet信号，在时间t3，cntrst改变状态以产生脉冲高信号以复位counter。响应于trasmet信号，刷新信号output在时间t4变低。在时间t5，当counter信号指示trp的值时，trpmet改变状态以产生脉冲高信号。响应于trpmet信号，在时间t6，cntrst改变状态以产生脉冲高信号以复位counter。又响应于trpmet信号，在时间t7，递增pumpcnt。在时序图800中所展示的实例中，需要一个以上泵浦，因此响应于trpmet信号，刷新信号output在时间t8返回为高。如果满足泵浦计数，那么刷新信号output将保持低，counter及pumpcnt将返回到零，且trasmet、trpmet及cntrst将保持低。信号将保持于这些状态中直到接收后续刷新命令。尽管图8说明用于单个库的时序信号，但应理解，包含存储器库(b0)的存储器可包含额外存储器库。在一些实施例中，所述额外存储器库可具有类似于存储器库(b0)的时序图。

本文中所描述的设备及方法可减小专用于刷新时序组件的裸片面积，减少生产时间及/或减少测试时间。例如，包含于128库hbm的每一存储器库的传统时序阵列可需要1,024个测试模式/熔丝位且可需要30分钟以上来修整。在一些实施例中，根据本发明的原理实施的振荡器电路及刷新计时器电路可需要约16个到32个测试模式/熔丝且可在约分钟或更短时间内修整。在一些应用中，减少熔丝可有助于减小专用于存储器中的刷新时序组件的裸片面积。

当然，应了解，根据本发明系统、装置及方法，本文中所描述的实例、实施例或过程中的任一者可结合一或多个其它实例、实施例及/或过程或在分离装置或装置部分间分离及/或执行。

最后，上文论述希望仅阐释本发明系统且不应被解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例特别详细地描述本发明系统，但还应了解，所属领域的一般技术人员可在不脱离如所附权利要求书中所阐述的本发明系统的更宽广及预期精神及范围的情况下设想许多修改及替代实施例。因此，说明书及图式应以阐释性方式考虑且不应希望限制所附权利要求书的范围。