具有经改进感测结构的存储器装置的制作方法

1.本发明涉及存储器装置，且更具体地说，涉及允许替代soc装置中的嵌入式存储器部分且构造有经改进感测电路系统使得能够执行感测放大器的数字测试的存储器装置或组件。


背景技术：

2.片上系统或soc是一种集成计算机或其它电子系统的所有组件的半导体集成电路。这些组件通常包含中央处理单元(cpu)、存储器部分、输入/输出端口和辅助存储组件，它们全都在单个半导体衬底上。
3.soc装置可含有数字、模拟、混合信号，并且常常含有射频信号处理功能，这取决于应用。当它们集成在单个电子衬底上，相比于具有等效功能的多芯片设计，soc装置消耗的电力可少得多，且占用的面积也少得多。当今，soc装置在移动计算、嵌入式系统和物联网中非常常见。
4.特别是在汽车领域，需要处理soc装置，包含控制器、存储器以及与许多外部传感器和致动器的连接。此外，这些soc装置的控制器需要具有长寿命和极高的可靠性，并以低初始时延时间和可能的最大吞吐量与嵌入在soc装置中的存储器部分一起工作。
5.非易失性快闪存储器是当今现代电子系统的基本构建块之一，包含用于汽车应用的soc装置，特别是用于实时操作系统，即rtos。它们在速度、消耗、可变性、非易失性和系统可重配置性日益重要的方面的表现已经推动了片上系统装置中的快闪存储器集成的发展。
6.然而，快闪集成在系统和电路/技术层面引入了许多需要仔细设计的问题。从系统的角度来看，soc装置中要集成的快闪存储器类型的选择涉及几个方面；根据具体的应用和要求，最重要的是它们的产量、成本、功耗、可靠性和性能要求。
7.此外，当光刻节点例如低于28nm时以及当嵌入式宏快闪可能是soc的最大部分时，soc装置中的嵌入式存储器很难管理。
附图说明
8.图1是根据本公开且包含替代先前soc装置的嵌入式存储器部分的存储器组件的片上系统装置的示意图和透视图；
9.图2是根据本公开的存储器组件的示意图；
10.图3示出图2的非易失性存储器组件中包含根据本公开的布局配置的部分的示意图；
11.图4是根据本公开的一个实施例的由存储器阵列的多个行形成的存储器块的示意图；
12.图5是图4的存储器块的存储器行中的扩展存储器页的示意图；
13.图6是图3中示出的存储器部分的细节的示意图；
14.图7是根据本公开的通用存储器单元和包含经修改jtag单元的对应感测放大器之
间的连接的示意图；
15.图8示意性地示出根据本公开的存储器组件的更详细内部结构；
16.图9是在图6和7中示出且根据本公开修改的jtag单元的示意图；
17.图10示出使用根据第1149.1号ieee标准配置的边界扫描单元但包含图9的经修改jtag单元的标准结构架构的示意图。
具体实施方式
18.参考那些图，本文将公开涉及非易失性存储器装置或组件和用于此类存储器装置的主机装置的设备和方法。
19.根据本公开的实施例，利用专门用于制造快闪存储器装置的技术实现独立存储器装置或组件100。这种新的存储器组件100关联并连接到与此结构部分重叠的soc结构110，而soc结构的对应半导体区域用于其它逻辑电路并用于为重叠的结构独立存储器部分提供支持。
20.本文中公开了可以改进存取时间的非易失性存储器结构100。在任何情况下，片上系统110和相关联存储器装置都在通过不同光刻工艺获得的相应裸片上实现。
21.如图1所示，根据本公开，利用专门用于制造快闪存储器装置的技术将存储器组件100构造为在单个裸片中实现的单独装置。存储器组件100是独立结构，但它绝对与主机装置或soc结构相关联。更具体地说，存储器装置100关联并连接到与此类结构部分重叠的soc结构110，而soc结构的对应半导体区域用于其它逻辑电路并用于为部分重叠的结构独立存储器装置100提供支持，举例来说通过多个导柱130或其它类似的替代连接(例如，球栅)或利用类似于倒装芯片的技术来进行。
22.为了将芯片安装到外部电路系统(例如，电路板或另一芯片或晶片)，将芯片翻转，使得其顶部侧面朝下，并且将衬垫彼此对准，使得它的衬垫与外部电路上的匹配衬垫对准。然后，将焊料回焊来完成互连。
23.最终配置将是面对面的互连soc/快闪阵列，其中在直接存储器存取配置中，感测放大器将连接到soc。
24.最终，存储器装置是根据用户的需要制造的，其值范围可能会根据可用技术而有所不同，例如从至少128兆位到512兆位甚至更高，对申请人的权利没有任何限制。更确切地说，所提议的外部架构允许超越当前eflash(即嵌入式快闪技术)的限制，从而允许集成更大的存储器，因为它可以是512兆位和/或1千兆位和/或更多，具体取决于存储器技术和技术节点。
25.在本公开的一个实施例中，soc结构110的存储器组件100包含至少一存储器部分和用于与所述存储器部分和soc结构110交互的逻辑电路部分。逻辑电路140集成在soc结构110中，以与存储器组件100的逻辑电路部分合作。
26.更一般来说，与soc结构110的较大尺寸相比，存储器组件100具有微小的尺寸，术语“部分重叠”意指存储器组件100仅部分地或不完全地覆盖soc结构110的区域。但是，也可以支持较大尺寸的存储器组件100，并且其可与soc结构的衬垫互连，以保持其互连件或互连衬垫的位置和位错。
27.在本公开的一个实施例中，存储器组件100的衬垫的布置已在存储器组件100的表
面上实现。更确切地说，衬垫布置在阵列上方，使得在存储器组件100颠倒时，其衬垫面向soc结构110的对应衬垫。在熟知的片上系统装置中被嵌入式非易失性存储器部分占用的半导体区域120专用于与存储器组件100的衬垫相对应的互连衬垫的壳体。
28.作为替代方案，如果采用面对面耦合，那么一堆相同尺寸的存储器组件可以重叠，从而实现堆叠结构，其中每个独立组件由soc结构110的逻辑电路系统通过对应的识别地址来寻址。
29.先前在已知解决方案中被嵌入式存储器部分占用的半导体区域120现在用于实施额外功能，并使半导体装置准备好用于衬垫上逻辑(logic over pads)技术。表达“衬垫上逻辑”意指提供与位于由半导体成品(即soc结构110)表示的第一或基础层内部的一些连接衬垫重叠的逻辑电路系统。在扩展soc中的存储器的情况下，所述技术将在soc硅和快闪阵列中在存储器上方提供衬垫。
30.因此，存储器组件100表示耦合并互连到基础soc结构110的上层，但具有更大容量，并且可以覆盖大于半导体区域120的半导体区域。
31.此外，为了使soc结构110更好地运行，图1的逻辑电路部分140(其在熟知的soc装置中包含了修改有限状态机或risc控制器)已从soc移除，并与存储器组件100相关联地重新组织。因此，为了支持在较大存储器组件100上执行的写入和擦除阶段，修改有限状态机或risc 140已迁移到存储器组件100中。
32.逻辑电路部分的分离和优化进一步允许增强整个soc结构110的功能，因此获得耦合到soc结构110的独立半导体存储器组件100。
33.因此，这个独立的半导体存储器组件100包含至少所述存储器部分(优选为非易失性存储器部分)和相关联的修改有限状态机140，它们均并入到与soc结构110耦合的半导体产品中。在此情况下，嵌入在soc中的逻辑是读取逻辑：数据获取、数据校正、详细描述和执行。
34.根据本公开的下文将清楚，使用经修改jtag单元以及灵活的tdi、安全存取、地址缓冲器和用于处理与soc结构110的通信的其它特征，向具有接口逻辑jtag tap的存储器组件100提供了dma能力。
35.现在，更具体地参考图2的实例，将公开根据本公开的实施例的存储器组件200的主要结构，其中图2的标记200对应于图1的标记100。
36.存储器组件200至少包含：i/o电路205、微定序器203、存储器单元阵列290、电压和/或电流参考生成器210、电荷泵架构202、地址解码器208、感测放大器209和对应锁存器、用于连接存储器的所有零件的服务逻辑，以及命令用户接口204，如cui块。
37.存储器单元阵列290包含非易失性快闪存储器单元。
38.在本公开的一个实施例中，存储器组件200实施直接存储器存取类型的存储器以替代已知soc装置的嵌入式存储器阵列。
39.此外，所提出的想法实现了以“已知良好裸片”(kgd)外观尺寸或裸裸片实施存储器组件200，其允许将感测放大器输出(中间的锁存器结构除外)直接与soc结构的控制器连接。
40.获得kgd外观尺寸的策略基于利用现有基础架构进行传统封装组件的测试和煲机。这最大限度地减少了增加裸裸片产品成本的硬件、工具或插入件的数量。
41.图3更详细地示出了存储器组件100或200的内部结构。在这个图3中，存储器装置用对应于图2的附图标记200的数字300指示，且存储器阵列290用数字320指示。
42.采用jtag接口350进行存储器组件300的测试，使得测试工具能够重复使用。因此，存储器组件300还包括jtag逻辑350。此jtag接口350随后将参考图8更详细地公开。
43.更详细地说，存储器阵列包含至少一jtag接口350，用于接收标准jtag信号作为输入：tms、tck、tdi以及来自存储器页的数据。根据本公开的实施例，扩展tdi用作灵活tdi。灵活性是因为作为tdi工作的并行位的数目取决于所选的寄存器，即指令寄存器的k(在实例中为四)个线、地址寄存器的m个线、数据寄存器的n个线等，而tdi来自jtag协议，此协议在用于填充寄存器的信号上使用tdi作为名称。
44.此jtag接口350产生数据、地址和控制信号作为输出，它们转移到存储器地址解码器340以及内部快闪控制器310，以执行修改、测试、验证操作。
45.通过构造成对管理阵列的电压和定时保密的电荷泵330来实现解码器340的活动。在电荷泵提供由地址解码器在所选数据线中路由的高电压时，解码阶段驱动数据线。
46.此解码器340对所选存储器块寻址。地址解码器连接到阵列以选择正确的数据线，即用于每个超级页的行和列。读取、修改和任何其它操作使用地址解码器来对存储器阵列中的字节正确地寻址。
47.互连件还包含jtag接口350以及用于测试和其它目的的控制引脚。soc装置110的核心可以通过使用一些内部衬垫370存取jtag接口350。此类衬垫是高速的，并且能够支持最高频率。更确切地说，高速衬垫370用于soc 110的快速读取路径，而低速路径380专用于测试阶段。jtag单元是快速路径的部分，但jtag接口使用的是较慢的路径。
48.根据本公开，存储器组件1配备有快闪阵列320的控制器310(下文称为快闪阵列控制器)。快闪阵列控制器310具有一种允许与soc控制器一起使用一些快闪阵列资源而不损害其中存储的特定信息(例如，算法、快闪阵列电压、电流，以及更一般的过程信息)的保密性并保证最终客户退货管理的架构。这通过采用专门的结构来实现，其中用户可以将他自己的固件写入在第一区域中，并且可以与位于不同的第二区域中的控制器内部固件交互。
49.因此，存储器组件100和主机或soc 110已使用极高的并行度与接口耦合。此特征还可用于改进性能，举例来说，用于加载指令寄存器和(通用)数据寄存器。
50.对极低初始时延和高吞吐量的需要促使了以下每子阵列寻址方案的生成。
51.如随后将更详细地公开，每个存储器块连接到对应放大器，且读取接口360的感测放大器使用经修改jtag单元连接到soc装置110。快闪阵列块和soc装置110之间的通信信道由控制和状态总线表示。
52.读取接口360的输出由包含数据单元+地址单元+ecc单元的组合串的扩展页表示，这随后将参考图5公开。写入操作还驱动扩展页的这三个组件(数据单元+地址单元+ecc单元)；ecc和地址单元充当确保低出错概率的安全机制。
53.在此处公开的实例中，位的总量将涉及n+m+r个位，举例来说，在此处公开的实施方案中为每信道168个衬垫。
54.存储器组件300使用互连衬垫和逻辑电路部分来实现与soc结构110的互连。
55.最终配置将是面对面的互连soc/快闪阵列，其中在直接存储器存取配置中，存储器组件300的感测放大器将连接到soc。互连件还包含jtag接口以及用于测试和其它目的的
控制引脚。
56.以此方式，可以使互连所需的衬垫数目保持相对较少。
57.根据本公开，存储器组件300配备有快闪阵列320的控制器310(下文称为快闪阵列控制器)，所述快闪阵列控制器310具有一种允许与soc控制器共享一些快闪阵列资源而不损害其中存储的特定信息(例如，算法、快闪阵列电压、电流，以及更一般的过程信息)的保密性并保证最终客户退货管理的架构。
58.存储器组件300的存储器阵列320构建为子阵列390的集合。扫描链可进行连接以形成用于正确测试互连的唯一移位寄存器。
59.此架构具有非常高的伸缩性，其中扩展和/或降低最终装置的密度仅在镜像处理子阵列以及以伸缩性非常高的方式提供对应互连中转换。存储器还可以扩展，以增加每个子阵列的存储器大小，而无需增加soc的信道数。
60.直接存储器存取使得soc在读取数据时可能经历的最终时延减少。
61.现在仔细观察存储器组件100或200或300的内部结构，应注意存储器阵列320的架构被构建为子阵列390的集合。
62.每个子阵列390在存储器装置300内部可独立寻址。每个子阵列390含有多个存储器块460(在图4中更详细地描绘)。
63.以此方式，具有相比于已知解决方案更小的扇区，存取时间显著减少，并且存储器组件的整体吞吐量提高。初始时延时间的减少是在块级别，因为行和列线、读取路径相关联的时延和外部通信已经过优化。初始时延是地址发出后获得第一个有效数据所需的时间。
64.在此处公开的实施例中，存储器阵列320构造有与相关联的soc 110的数个核心相对应并且因此与数个对应通信信道相对应的数个子阵列390。举例来说，提供至少四个存储器子阵列390，每个存储器子阵列用于具有soc 110的对应核心的每个通信信道。
65.主机装置或片上系统110正常包含超过一个核心，且每个核心耦合到对应总线或信道，用于接收和传送数据到存储器组件100、200或300。我们将对n个数据位的k个总线进行通用参考。
66.因此，在本实施方案中，每个子阵列390可存取对应信道，以与片上系统110的对应核心通信。存储器块的结果被直接驱动到soc，无需使用大功率输出缓冲器并优化路径。
67.此架构具有非常高的伸缩性，其中扩展和/或降低最终装置的密度仅在镜像子阵列以及生成连接或增加每个子阵列的块数目(也就是可用的每核心密度)中转换。
68.在本公开的实施例中，每个存储器子阵列390的块的每一可独立寻址位置对扩展页450(在图4中更详细地描绘)寻址，这也将在下文中用术语超级页来定义，意为双扩展页。
69.作为非限制性实例，此扩展页450包括串，其包含用于与soc装置110进行i/o数据交换的第一组至少n位(举例来说，一百二十八(128)位)和至少第二组m位(举例来说，二十四(24)个地址位)，及最终或第三组至少r位(举例来说，十六(16)个ecc位)。m个地址位(在实例中，为二十四个地址位)足以对高达2千兆位的可用存储器空间进行寻址。
70.如图4中所示，每个存储器子阵列390的每个块460构造有行435，其含有至少16个双字，每个双字为每页n位(即，128位)加m个地址位和r个ecc校验子备用位，从而形成具有n+m+r 168位的存储器页。此架构类似于同时准备多个地址的dram类方案。举例来说，每个包含n+m+r位的双字可包含168位加168位以形成前面提到的超级页。
71.本领域技术人员可以理解，更大或更小的存储器装置可构造有数目增加的存储器子阵列390，从而扩展或降低最终存储器装置100的密度。例如通过镜像处理子阵列390并以伸缩性非常高的方式提供对应互连来获得更大的存储器装置。
72.在图4中示意性地示出的形成扩展或超级页450的数据单元+地址单元+ecc单元的组合串能够实施与规则iso26262的标准要求一致的总线的安全覆盖，因为ecc覆盖整个总线通信(数据单元+地址单元)，而地址单元的存在提供了数据完全来自控制器寻址位置的信心(即，在add＝＝add0的情况下)。
73.r个ecc单元使得主机控制器能够了解数据和地址内容是否发生损坏。
74.此机制的实施确保了存储器的读取操作的优化。
75.根据本公开，根据存储器阵列的大小，感测放大器sa的输出一次准备双扩展页，即超级页450，包括由上述三组数据位、地址位和ecc位的双重组合给出的多个位。
76.在此处公开的特定但非限制性的实例中，每个扩展页450包含至少168位，通过上述三组n+m+r＝128+24+16的数据、地址和ecc位的组合获得，且每个超级页由几个扩展页(即，一组168x2位)形成。
77.仅作为非限制性数值实例，存储器块460的每一行包含十六个扩展页。因此，所得行包含2688位，来自十六个可独立寻址且各自包含168位的扩展页的组合，换句话说，来自八个超级页的组合。
78.在本公开的实施例中，通用子阵列390的输出配置成组合以下序列：n个数据单元加m个地址单元加r个ecc单元。在此非限制性实例中，位的总量将涉及每信道168个衬垫，如图5的实例所示。
79.数据单元+地址单元+ecc单元的组合串能够实施与标准要求一致的总线的安全覆盖，因为ecc覆盖整个总线通信(数据单元+地址单元)，而地址单元的存在提供了数据完全来自控制器寻址位置的信心。
80.每个子阵列390的感测放大器sa与经修改jtag单元700的扫描链连接，从而将一个子阵列390的所有输出连接在一起，如图6和7中所示。
81.本公开涉及一种存储器装置，其具有经改进感测结构且包含：
82.‑
存储器阵列，其包括多个存储器单元子阵列且在存储器块中构造；
83.‑
感测放大器，其耦合到所述存储器单元；
84.‑
经修改jtag单元，其并行耦合到所述感测放大器的输出且以扫描链结构串行互连，由此集成jtag结构和所述感测放大器。
85.与每个子阵列相关联的所述扫描链结构经互连以形成唯一链作为边界扫描寄存器。此外，边界扫描寄存器是用于测试所述感测放大器的互连的测试结构。
86.图6示出存储器部分的示意图，其中子阵列390的架构构造成服务与存储器组件100、200或300相关联的soc结构110的至少一信道。
87.在这个图7中，示出了其中与子阵列390相关联的经修改jtag单元700可经互连以形成用于快速检查衬垫互连的完整性的唯一扫描链1000的实例。
88.由于本公开的存储器架构，可以从用于从存储器子阵列390检索数据和地址的并行模式转变为用于检查存储器组件100和相关联的soc装置110之间的互连的串行模式。此外，soc 110有权读取一次
‘1’
和一次
‘0’
以执行测试，并且还可以分析存储器结果，使用扫
描链扫描数据。
89.另外应注意，每个子阵列390包含连接到数据缓冲寄存器的地址寄存器，类似于dram存储器装置中所使用的架构，即3dxp中的ddrx类型或作为lpddrx。
90.在本公开的以下段落中，很明显，每个子阵列390的感测放大器sa的输出通过内部电路锁存，以便允许感测放大器执行另一内部读取操作，从而制备第二半字节或第二组的168位。此第二半字节使用额外的启用信号(即，内部时钟信号或adv信号；adv＝地址数据有效。在此情况中，信号是load_data[1:0]，这取决于经寻址触发器)转移到快闪阵列320的输出，所述信号将在感测放大器层级处读取的内容转移到主机装置或soc装置110。
[0091]
换句话说，内部感测放大器制备两个扩展页450，并且在第一页准备好移位(也就是移出)时，在内部执行与相同地址相关联的第二页的读取阶段。这允许制备五到八个双字(在本实例中)，这在rtos应用中很典型。在任何情况下，所公开的结构可以扩展成在移出已读取页时能够进行多页读取。
[0092]
感测放大器sa直接连接到经修改jtag单元700(随后将更详细地公开)，以便将jtag结构和感测放大器集成在单个电路部分中。这能够尽可能多地减少向soc 110传播存储器阵列的输出时的延迟。
[0093]
仅仅为了报告基于在此公开的实施例的数值实例，我们可以注意到地址缓冲器中的每个地址连接到一个数据缓冲器，举例来说，其含有n个数据位(即，128位)。但是，soc一次最多可能需要2*n位(即，256位，没有地址位和ecc)，因此数据缓冲器将被复制以便能够移位，假设使用子阵列0的地址0：
[0094]
第一遍次的第一组n位：数据0_0_h[127:0]+add+ecc
[0095]
第二遍次的第二组n位：数据0_0_l[127:0]+add+ecc
[0096]
上述指示是例如出于安全性目的和数据完整性/校正目的而使用的标准读取。
[0097]
在一个实施例中，地址缓冲器利用经修改jtag单元620实现，正如我们将在下文中看到的。
[0098]
在本公开的一个实施例中，每个子阵列390在存储器装置100内部可独立寻址。
[0099]
jtag单元620按照以下在图6和7中所示的方式连接：
[0100]
pin：感测放大器的输出
[0101]
pout：去往soc对应的数据i/o
[0102]
sin：是连接到前一个感测放大器的sout的串行in输入
[0103]
sout：是连接到下一个感测放大器的sin的串行输出
[0104]
使用串行输入和输出由经互连jtag单元620形成的扫描链600具有一些优点：
[0105]
‑
能够测试soc和直接存储器存取(dma)存储器之间的成功互连；
[0106]
‑
能够实施感测放大器的数字测试，因为单元620可充当在阵列内部存储数据的程序加载；
[0107]
‑
能够充当第二层级的锁存器。
[0108]
我们将在本公开的后面看到，当第一组数据位(扩展页)准备好转移到感测放大器的并行输出pout时，有一个内部锁存器耦合到感测放大器，它可以触发剩余数据位的后续部分(第二扩展页)的读取数据。
[0109]
仍然参考图6和7的实例，我们可以考虑每个jtag单元620的互连：pin耦合到感测
放大器的输出；pout耦合到主机装置110(即片上系统)的对应数据i/o；sin是连接到前一个感测放大器的sout的串行in输入，而sout是连接到下一个感测放大器的sin的串行输出。
[0110]
举例来说，图7的示意性实例示出示意图和通用存储器单元mc，其位于通用子阵列的单元矩阵中存储器单元行和存储器单元列的相交点处，使得单元可以相应地寻址。实际实施方案可含有从单元到sa输出的额外电路，但是出于本公开的目的，它们并未示出为无关的。
[0111]
感测放大器sa耦合到存储器单元列，作为在从存储器阵列读取数据时使用的读取电路系统的部分。一般来说，一次读取包含上述扩展页450的一个存储器字，并且在本实例中，我们将参考包含数据+地址+ecc位的存储器页。
[0112]
众所周知，感测放大器sa的作用是感测来自阵列行的低功率信号。表示存储于存储器单元mc中的逻辑数据位(1或0，这取决于惯例)的低电压值放大到可辨识的逻辑电平，使得数据可以被存储器之外的逻辑电路部分正确地解译。
[0113]
在此处公开的实例中，每个感测放大器sa的输出耦合到经修改jtag单元620，以便集成jtag结构和感测放大器。
[0114]
在此处公开的非限制性实例中，输出放大器oa插入于感测放大器sa和jtag单元700之间。
[0115]
由于本公开的存储器架构，可以从用于从存储器子阵列390检索数据和地址的并行模式转变为用于检查存储器组件210和相关联的主机装置之间的互连的串行模式。此外，soc有权读取一次
‘1’
和一次
‘0’
以执行测试，并且还可以分析存储器结果，使用扫描链扫描数据。
[0116]
并行模式到串行模式的转变由jtag接口350管理。但是，这些双模操作的实施通过在下文公开的经修改jtag单元620的特定结构来实现。
[0117]
图8示出图3的存储器装置300的示意图，但更详细地示出了数据交换的方面。更详细地说，对应于图3的接口350的jtag接口800指示为接收标准jtag信号作为输入：tms、tck、tdi以及在k个总线上接收的来自n位存储器页的数据。这些数据和tdi信号可被视为灵活tdi。灵活性是因为作为tdi工作的并行位的数目取决于所选的寄存器，即指令寄存器的四个线、地址寄存器的八个线、数据寄存器的128个线等，而tdi来自jtag协议，此协议在用于填充寄存器的信号上使用tdi作为名称。
[0118]
此控制和jtag接口800产生数据、地址和控制信号作为输出，它们转移到存储器地址解码器820以及内部快闪控制器以执行修改操作。
[0119]
通过构造成对管理阵列的电压和定时保密的电荷泵840来实现解码器的活动。
[0120]
此解码器820耦合到通过控制和状态总线与主机或soc装置110通信的读取接口860。
[0121]
读取接口860的输出由包含数据单元+地址单元+ecc单元的组合串的扩展页表示。
[0122]
在此处公开的实例中，位的总量将涉及此处公开的实施方案中的每信道168个衬垫。
[0123]
现在更具体地参考图9的示意性实例，它示出了根据本公开修改且与先前参考图6和7公开的经修改jtag单元620相对应的jtag单元900。
[0124]
jtag单元900具有第一并行输入pin端子和第一串行输入sin端子，用于接收对应
信号pin和sin。此外，jtag单元900具有第一并行输出端子pout和第一串行输出端子sout。扫描链600允许输出整个168位x2，因为第一组是直接从输出读取，而第二组在后面准备。
[0125]
如图10中所示，jtag单元900可被视为具有两个输入端子pin和sin及两个输出端子pout和sout的块。输入端子pin是并行输入，而输入端子sin是串行输入。类似地，输出端子pout是并行输出，而输出端子sout是串行输出。
[0126]
由于串行输入和输出，可执行测试过程来检查存储器组件100和相关联的片上系统110之间不存在错误连接。由于并行输入和输出，相同的jtag单元用作数据缓冲器，以通过感测放大器sa完成读取阶段。
[0127]
jtag单元900包括边界扫描基础单元980，其包含几个锁存器901和902及几个复用器951和952：第一输入复用器951和第二输出复用器952。
[0128]
边界扫描基础单元980指示为图10中的虚线框，并且是双输入单元，其中串行输入对应于sin且并行输入对应于pin，也是双输出单元，其中串行输出对应于sout且并行输出对应于pout。
[0129]
第一复用器951在第一输入“0”上从第一并行输入端子pin接收并行输入信号pin，并在第二输入“1”上从第一串行输入端子sin接收串行输入信号sin。
[0130]
此第一复用器951由控制信号shiftir(称为指令寄存器信号)驱动且具有输出mo1。单元900具有两个并行输出，即mo1和mo2。在jtag时钟到达时，串行输出从sout驱动。sout连接到靠近接收以下选择器信号的复用器的jtag锁存器：模式控制器(串行/并行)。基本上，连接到此复用器mo2的输入
‘1’
的锁存器的输出也是sout。
[0131]
第一复用器输出mo1连接到在第二输入端子上接收时钟信号clockdr的第一锁存器901的第一输入。
[0132]
第一锁存器901链式连接到第二锁存器902，其中第一锁存器901的第一输出连接到第二锁存器902的第一输入。
[0133]
重要的是要注意，第一锁存器901的输出也是整个jtag单元900的串行输出sout。
[0134]
第二锁存器902的第二输入端子接收信号updatedr。
[0135]
第二锁存器902具有连接到第二复用器952的输入(具体是其第二输入)的输出。
[0136]
此第二复用器952由模式控制信号控制，此信号允许将整个jtag单元900从串行模式切换到并行模式以及从并行模式切换到串行模式。
[0137]
在本公开的一个实施例中，jtag单元900进一步包含另外几个设置于并行输入pin和第二复用器952之间的锁存器921和922。这些额外的锁存器921和922是直接读取(即，第一组数据位)和影子读取(即，第二组128数据位)的锁存(不考虑地址位和ecc，即总共168位)。换句话说，jtag单元900包含边界扫描单元980和至少所述另外的锁存器921和922。
[0138]
我们将在下文中将这些另外的锁存器称为第三锁存器921和第四锁存器922。在其它实施例中，可以使用更长的锁存器链。
[0139]
更具体地说，第三锁存器921和第四锁存器922以小型管线配置连接，其中第三锁存器921在第一输入上从第一并行输入端子pin接收并行输入信号pin，并在第二输入上接收对应于先前提及的avd信号和第一数据加载的信号data_load[0]。
[0140]
第四锁存器922在第一输入上接收第三锁存器921的输出，并在第二输入上接收对应于后续数据加载的信号data_load[1](一直是avd信号)。
[0141]
第四锁存器922的输出连接到第二复用器952的第一输入“0”，所述第二复用器在其输出端子mo2上产生用于并行输出端子pout的输出信号。
[0142]
相比于常规的jtag单元，本公开的jtag单元900可被视为经修改jtag单元，因为除了存在边界扫描单元980之外，还存在两个额外的锁存器，即第三锁存器921和第四锁存器922。
[0143]
现在，我们不得不想象一个jtag单元900耦合到存储器子阵列390的每个感测放大器sa的输出。像往常一样，存储器阵列为每列存储器单元提供一个感测放大器，如图7所示。
[0144]
在本公开的实施例中，耦合到存储器子阵列的感测放大器的所有jtag单元900将被视为包含数据页的数据缓冲器，在此实例中包含至少一百二十八(128)位(始终没有地址位和ecc位)，以用于从四个子阵列390一次读取经组合存储器页。
[0145]
然而，如前所述，存储器组件和soc结构之间的通信信道一次可能需要多达256位(即，两个组合的扩展存储器页＝一个超级页)，但在本公开中，还需要2x16加2x24位。jtag单元900已被修改为仅复制内部锁存器以能够将待读取数据的168位的第一或较高部分与待读取数据的第二或较低部分移位。显然，在此上下文中，“较高”表示之前加载的数据部分，而“较低”表示之后加载的数据部分。
[0146]
本领域技术人员将理解，在需要增加通过通信信道转移到soc结构的位的数目的情况下，可以增加经修改jtag单元900的内部锁存器的数目。例如，上述结构可以根据存储器控制器的特定实施方案所需要的页大小进行相应的扩展。
[0147]
只是为了解释数据在数据缓冲器中转移的方式，我们必须想象当数据加载到两个锁存器921或922中的一个时，另一个锁存器处于待机状态，但已准备好接收后续数据部分。
[0148]
因此，包含168位(包含地址位和ecc位)的第一部分转移到soc结构以用于第一数据详细描述，同时读取阶段未停止，因为168位的另一部分准备好要在后续时钟信号下加载到锁存器中。
[0149]
在此实例中，每个数据缓冲器含有168个经修改jtag单元900，且公共data_load[1:0]是经生成以允许捕捉整个168位x2(也就是根据建议的实施方案的八个双字dw(每个双字具有四个子阵列))的信号。
[0150]
当在特定数据缓冲器中执行读取操作时，信号生成由内部控制，并且信号由soc结构控制以允许使用168位并行执行读取阶段。
[0151]
这种存储器架构的主要好处是每个缓冲器都可以含有整个双字dw，从而使感测放大器可以自由地读取另一个存储器位置。
[0152]
经修改jtag单元900的存在作为感测放大器的输出特别重要，因为允许：
[0153]
a.使用边界扫描作为检查soc 110和快闪阵列组件100、200或300之间的互连的方法；
[0154]
b.实施直接连接感测放大器与控制器的直接存储器存取；
[0155]
c.允许让感测放大器准备第二个128位宽的页加地址加ecc并靠近页写入。
[0156]
根据一些实施例，可以采用包含经修改jtag单元900的边界扫描测试架构，因此获得新的独特的边界扫描测试架构，如同在图10的示意图中示出的架构。因此，对于此测试，仅需要一个输出驱动，这使用信号tck和存储在单元中的数据来获得。扫描链测试需要soc 110测试扫描链的输出。
[0157]
众所周知，在这个特定的技术领域中，边界扫描是一系列测试方法，旨在解决许多测试问题：从芯片级到系统级，从逻辑核心到核心之间的互连，从数字电路到模拟或混合模式电路。
[0158]
边界扫描测试架构1000提供一种在不使用物理测试探针的情况下测试板上集成电路100和110之间的互连的手段。它增加了一个边界扫描单元900，如图10所示，包含复用器和锁存器并与装置上的每个引脚或衬垫相关联。
[0159]
换句话说，诸如存储器组件100或主机装置110之类的复杂半导体装置的每个主要输入信号和主要输出信号补充有称为边界扫描单元的多用途存储器元件，它们一起在装置边界周围形成串行移位寄存器1050。
[0160]
最初，这些边界扫描单元是作为对单独的半导体装置进行测试的一种手段而引入的。边界扫描单元包含在半导体装置中的最初动机是用来测试电路板上在适当位置的装置的存在、方向和结合。
[0161]
根据本公开，边界扫描单元900用于测试一起工作的集成电路(例如，片上系统110与相关联的存储器组件100、200或300)之间的互连，就像本公开的情况。
[0162]
边界扫描单元的集合被配置为并行输入或并行输出移位寄存器，并且边界扫描路径不受主机装置的功能的影响。所需的数字逻辑包含在边界扫描寄存器内。显然，外部jtag fsm与单元交互，即shiftdr、shiftir、updatedr等由jtag逻辑350驱动。
[0163]
为了非常简要地总结边界扫描单元的功能，可以说每个单元900被构造用于在其并行输入pi上捕获数据；将数据更新到其并行输出po上；将数据从其串行输出so串行扫描到其附近的串行输入si。此外，在pi传递到po的意义上说，每个单元的行为都是透明的。
[0164]
图10示出使用根据所述第1149.1号ieee标准配置的边界扫描单元的标准结构架构的示意图。但是，根据本公开，架构1000中所使用的边界扫描单元是先前参考图9公开的经修改jtag单元900。
[0165]
jtag接口是添加到芯片上的特殊接口。根据本实施例，添加两个、四个或五个引脚以允许根据本实施方案的需要扩展jtag。
[0166]
连接器引脚是：tdi(测试数据输入)；tdo(测试数据输出)；tck(测试时钟)；tms(测试模式选择)和任选的trst(测试重置)。
[0167]
trst引脚是测试逻辑的可选低有效重置，通常是异步的，但有时是同步的，这取决于芯片。如果引脚不可用，那么可以通过使用tck和tms同步切换到重置状态来重置测试逻辑。请注意，重置测试逻辑并不一定意味着重置任何其它内容。通常有一些特定于处理器的jtag操作可以重置被调试芯片的全部或部分。
[0168]
由于只有一个数据线可用，所以协议是串行的。时钟输入位于tck引脚。一个数据位从tdi传入，并在每个tck时钟上升边沿传出到tdo。可以加载不同的指令。典型ic的指令可能会读取芯片id、对输入引脚进行取样、驱动(或浮动)输出引脚、操纵芯片功能，或绕道(从tdi传输到tdo以在逻辑上缩短多个芯片的链)。
[0169]
与任何时控信号一样，呈现给tdi的数据必须在相关(此处为上升)时钟边沿之前的某些特定于芯片的设置时间和之后的保持时间内有效。tdo数据在tck下降边沿之后的某个特定于芯片的时间内有效。
[0170]
图8示出一组四个专用测试引脚——测试数据输入(tdi)、测试模式选择(tms)、测
试时钟(tck)、测试数据输出(tdo)——和一个任选的测试引脚测试重置(trst)。
[0171]
这些引脚统称为测试存取端口(tap)。但是，架构1000包含有限状态机，名为tap控制器1070，其接收以下三个信号作为输入：tck、tms和trst。tap控制器1070是16状态最终状态机fsm，其控制边界扫描架构1000的操作的每个步骤。要由边界扫描架构1000实行的每条指令存储在指令寄存器1020中。
[0172]
图10示出在装置的主要输入和主要输出引脚上的多个边界扫描单元900。单元900在内部连接以形成串行边界扫描寄存器1050。换句话说，经修改jtag单元900用作边界扫描架构1000的构建块。
[0173]
数据还可围绕边界扫描移位寄存器1050以串行模式移位，从称为“测试数据输入(tdi)”的专用装置输入引脚开始并在复用器1060的输出处称为“测试数据输出(tdo)”的专用装置输出引脚终止。
[0174]
测试时钟tck依据tap状态选择性地发送到每个寄存器，并发送到寄存器选择；tck信号的馈送经由专用装置输入引脚执行，且操作模式由专用“测试模式选择(tms)”串行控制信号控制。
[0175]
指令寄存器(ir)1020包含n位(其中n≥2)，并为了保持每个当前指令而实施，但是可以扩展以处理灵活tdi。
[0176]
根据ieee 1149标准，架构配有以下：1位旁路寄存器1040(bypass)；任选的32位识别寄存器1030(ident)，其能够加载有永久性装置识别码。
[0177]
在任何时间，tdi和tdo之间只能连接一个寄存器(例如，ir、bypass、边界扫描、ident，甚至是核心逻辑内部的某一适当寄存器)。所选寄存器由ir的经解码输出识别。某些指令是强制性的，例如extest(边界扫描寄存器选定)，而其它指令是可选的，例如idcode指令(ident寄存器选定)。
[0178]
并行加载操作称为“捕获”操作，数据被指令捕获到选定的寄存器单元中。捕获导致装置输入引脚上的信号值被加载到输入单元中，并导致从核心逻辑传递到装置输出引脚的信号值被加载到输出单元中。
[0179]
并行卸载操作称为“更新”操作以冻结寄存器内容。基本上，它锁存的是bs单元内的可执行影子寄存器中的内容。此更新允许为将来传入的数据/指令提供移位寄存器。此外，即使更新未完成，pause指令也允许将数据保存在寄存器中。
[0180]
取决于输入扫描单元的性质，已存在于所述扫描单元中的信号值将被传递到核心逻辑中。
[0181]
现在，在本公开的一个实施例中，边界扫描架构1000配有另一个或超过一个的额外寄存器1080，其专门用于管理存储器组件100。此额外寄存器1080还可由用户定义。ieee 1532标准允许这一扩展。
[0182]
省略了并入到本公开的边界扫描架构1000中的寄存器的组合物，以免用不当信息限制了本公开。
[0183]
如先前公开，并且为了总结本公开的原理，在本公开的一些实施例中，通用子阵列390的输出由组合以下序列形成：数据单元加地址单元加ecc单元。在此非限制性实例中，位的总量将涉及每信道168个衬垫，例如图5中所示。
[0184]
数据单元+地址单元+ecc单元的组合串能够实施与标准要求一致的总线的安全覆
盖，因为ecc覆盖整个总线通信(数据单元+地址单元)，而地址单元的存在提供了数据完全来自控制器寻址位置的信心。
[0185]
每个子阵列390的感测放大器sa与经修改jtag单元900的扫描链连接，从而将一个子阵列390的所有输出连接在一起。此外，与子阵列390相关联的经修改jtag单元900可经互连以形成用于快速检查衬垫互连的完整性的唯一链。
[0186]
由于本公开的存储器架构，可以从用于从存储器子阵列390检索数据和地址的并行模式转变为用于检查存储器组件1和相关联的soc装置110之间的互连的串行模式。此外，soc有权读取一次
‘1’
和一次
‘0’
以执行测试，并且还可以分析存储器结果，使用扫描链扫描数据。
[0187]
作为操作，将错误校正留给soc 110；附加位提供给控制器以存储与页相关联的任何可能的ecc校验子。ecc单元使得soc控制器能够了解数据和地址内容是否发生损坏。
[0188]
为了写入和擦除阵列320的存储器单元，提供了专用逻辑电路部分，其包含简化的精简指令集计算机(risc)控制器或修改有限状态机，或者是用于处理编程和擦除算法的逻辑电路。
[0189]
此外，采用jtag接口350作为常规用户接口来修改阵列并向存储器块提供读取地址。jtag接口350还用于存储器组件100的测试，使得测试工具能够重新使用。因此，存储器组件100(或200或300)还包括jtag逻辑。
[0190]
直接存储器存取使得soc在读取数据时可能经历的最终时延减少。此外，最终时延还因为块外观尺寸、块之间的感测放大器分布、感测放大器中的比较阈值的选择及经优化路径而减少。
[0191]
尽管在本文中已经说明和描述具体实例，但是所属领域的技术人员将了解，经计算以实现相同结果的布置可以替代所示出的具体实施例。本公开意图涵盖本公开的一或多个实施例的修改或变化。应理解，以上描述是以说明方式而非限制方式进行的。应参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定本公开的一或多个实例的范围。