锁存电路的制作方法

1.本发明涉及集成电路领域，特别是涉及一种锁存电路。


背景技术：

2.在现代的dram芯片中，使用大量的熔丝器件或反熔丝器件，为了存储熔丝器件或反熔丝器件的状态，需要使用大量的锁存器。同时，为了测试的目的，也会用锁存器存储自测试信号。
3.但是，一个dram芯片中可能使用数千甚至上万个锁存器，过多的锁存器会消耗大量的裸片面积，导致芯片面积增大。


技术实现要素：

4.基于此，有必要针对目前锁存电路导致的芯片面积增大的问题，提供一种锁存电路。
5.本发明实施例提供了一种锁存电路，包括：
6.锁存模块，用于锁存数据模块输入的数据；
7.置位控制模块，用于控制所述锁存模块输出高电平信号，所述置位控制模块的输入信号包括控制信号和置位信号；
8.复位控制模块，用于控制所述锁存模块输出低电平信号，所述复位控制模块的输入信号包括所述置位控制模块的输出信号、自测试使能信号和复位信号；
9.时钟模块，用于为所述锁存模块提供读取时钟信号；
10.其中，所述自测试使能信号决定所述锁存器处于自测试模式或正常工作模式。
11.在其中一个实施例中，所述置位控制模块的输入信号还包括自测试编码信号，所述置位控制模块的输出连接于所述锁存模块的置位端。
12.在其中一个实施例中，所述置位控制模块包括第一逻辑与单元，用于将所述控制信号、所述置位信号和所述自测试编码信号逻辑与后，输出给所述锁存模块和所述复位控制模块。
13.在其中一个实施例中，所述复位控制模块的输出连接于所述锁存模块的复位端。
14.在其中一个实施例中，所述复位控制模块包括：
15.反向运算单元，用于将所述置位控制模块的输出信号进行反向处理；
16.第二逻辑与单元，用于将反向处理后的所述置位控制模块的输出信号和所述自测使能信号进行逻辑与处理；以及
17.逻辑或单元，用于将所述第二逻辑与单元的输出与所述复位信息进行逻辑或后输出给所述锁存模块。
18.在其中一个实施例中，所述时钟模块的输入信号包括熔丝选择信号和熔丝时钟信号，所述时钟模块的输出连接于所述锁存模块的时钟端。
19.在其中一个实施例中，所述时钟模块包括第三逻辑与单元，用于将所述熔丝选择
信号和熔丝时钟信号进行逻辑与后输出给所述锁存模块。
20.在其中一个实施例中，所述锁存模块的数据端接熔丝数据信号。
21.在其中一个实施例中，所述锁存模块为d触发器。
22.在其中一个实施例中，所述d触发器包括：
23.置位单元，用于在自测试模式下，当置位控制模块的输出为高电平时接收并输出第一电源提供的所述高电平信号；
24.熔丝单元，用于在正常工作模式下，根据所述读取时钟信号接收并输出所述熔丝数据信号；
25.复位单元，用于在所述复位控制信号的输出为高电平时接收并输出第二电源提供的所述低电平信号；
26.锁存器，用于接收并锁存所述置位单元输出的高电平信号、所述熔丝单元输出的所述熔丝数据信号或所述复位单元输出的所述低电平信号；以及
27.输出单元，用于输出锁存的所述高电平信号、所述熔丝数据信号或所述低电平信号。
28.本发明中，通过设置锁存模块、置位控制模块、复位控制模块和时钟模块，并在自测试模式中通过所述置位控制模块控制所述锁存模块输出高电平信号，并通过锁存器输出用于测试的所述高电平信号，以及在正常工作模式中所述锁存模块根据所述读取时钟信号从数据模块中读取数据并锁存，从而实现锁存所述数据模块输入的数据的功能以及dft功能，简化了锁存电路的结构，进而减小了所需的芯片面积。
附图说明
29.图1为本发明提供的一种锁存电路的电气结构示意；
30.图2为本发明提供的另一种锁存电路的电路结构示意；
31.图3为本发明提供的置位控制模块的多个输入信号的时序图；
32.图4为本发明提供的一种锁存模块的电路结构示意。
具体实施方式
33.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。
34.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
35.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可
以根据具体情况理解上述术语在本发明中的具体含义。
36.请参见图1和图2，本发明实施例提供了一种锁存电路，包括锁存模块100、置位控制模块200、复位控制模块300和时钟模块400。
37.所述锁存模块100用于锁存数据模块输入的数据。
38.所述置位控制模块200用于控制所述锁存模块100输出高电平信号，所述置位控制模块200的输入信号包括控制信号ctrl和置位信号set。
39.所述复位控制模块300用于控制所述锁存模块100输出低电平信号，所述复位控制模块300的输入信号包括所述置位控制模块的输出信号、自测试使能信号dften和复位信号reset；其中，所述自测试使能信号dften决定所述锁存器处于自测试模式或正常工作模式。
40.所述时钟模块400用于为所述锁存模块100提供读取时钟信号。
41.本实施例中，所述锁存电路通过所述自测试使能信号dften启用自测试模式或正常工作模式。当所述自测试使能信号dften＝1时，所述锁存电路进入自测试模式，所述控制信号ctrl＝1，所述置位信号set＝1，所述时钟模块400 接地，所述置位控制模块200的输出为高电平信号，通过所述置位控制模块的输出控制所述锁存模块100输出高电平信号，利用所述高电平信号实现可行性测试功能。当所述自测试使能信号dften＝0时，所述锁存电路进入正常工作模式，所述置位信号set输入端子接地，所述锁存模块100根据所述读取时钟信号接收所述数据模块输入的数据，并锁存。可见，本实施例中通过设置锁存模块100、置位控制模块200、复位控制模块300和时钟模块400，将dft锁存器和熔丝锁存器合并为一个触发器，既可以实现输入数据的锁存功能，又可以实现dft功能，减少了锁存器的使用数量，简化了锁存电路的结构，进而减小了所需的芯片面积。
42.在其中一个实施例中，所述置位控制模块200的输入信号还包括自测试编码信号dftcode，所述置位控制模块200的输出连接于所述锁存模块100的置位端。可以理解，对锁存器的测试需要高速的混合信号测试设备，而本实施中通过输入自测试编码信号dftcode实现自行测试，可减少对自动化设备的需求。同时，可实现对多个锁存器同步进行测试，以减少测试所需的时间，提高测试效率。参见图3，本实施例中，当所述锁存电路被选中进行测试时，选用三路自测编码信号，即包括自测试编码信号dftcode0、自测试编码信号 dftcode1和自测试编码信号dftcode2。所述置位控制模块200根据接收到的自测试编码信号dftcode、控制信号ctrl和置位信号控制所述锁存模块 100输出高电平信号；具体的，当自测试编码信号dftcode、控制信号ctrl 和置位信号均为高电平时，所述锁存模块100输出所述高电平信号，实现可行性测试。
43.在其中一个实施例中，所述锁存模块100的数据端接熔丝数据信号fusedata。可以理解，在dram中，锁存熔丝信号是所述锁存模块100的主要功能之一，因此所述锁存模块100的数据端接收熔丝数据信号fusedata，以实现数据的存储和擦除。
44.在其中一个实施例中，所述置位控制模块200包括第一逻辑与单元210，用于将所述控制信号ctrl、所述置位信号set和所述自测试编码信号dftcode 逻辑与后，输出给所述锁存模块100和所述复位控制模块300。
45.本实施例中，第一逻辑与单元210设置有控制信号端子、置位信号端子和多个自测试编码信号端子，其中所述自测试编码信号端子的个数可根据实际测试需求设定，例如，3个。在测试模式下，自测试编码信号dftcode0、自测试编码信号dftcode1、自测试编码信号
dftcode2、置位信号set和控制信号ctrl均为高电平时，所述锁存模块100输出高电平。
46.具体的，本实施例中所述置位控制模块200包括第一逻辑与门211和第四逻辑与门212，其中第一逻辑与门211为二输入与门，所述第四逻辑与门212为四输入与门。所述四输入逻辑与门的四个输入端分别连接于自测试编码信号 dftcode0、自测试编码信号dftcode1、自测试编码信号dftcode2和置位信号set，并对自测试编码信号dftcode0、自测试编码信号dftcode1、自测试编码信号dftcode2和置位信号set进行逻辑与；所述二输入逻辑与门的一个输入端连接所述四输入逻辑与门的输出端，其另一个输入端连接于所述控制信号ctrl，用于对四输入逻辑与门的输出数据和所述控制信号ctrl进行逻辑与后输出给所述锁存信号的置位端，通过置位0或1进行测试。在正常工作模式下，所述置位信号端子接地，置位信号set＝0，通过四输入逻辑与门与所述二输入逻辑与门进行逻辑与处理后，置位控制模块200的输出为低电平。
47.在其中一个实施例中，所述复位控制模块300的输出连接于所述锁存模块 100的复位端。本实施例中，在测试模式下，自测试使能信号dften端子连接高电平电压信号vdd，自测试使能信号dften＝1。在置位信号set＝1的时间段内，置位控制模块200控制所述锁存模块100输出高电平，复位控制模块300 的输出信号为低电平；当set＝0变为低电平时，需要对锁存器进行复位，复位控制模块300通过所述置位控制模块的输出信号和自测试使能信号dften控制所述锁存信号复位，使得所述锁存模块100输出低电平信号，从而通过置0或1 实现测试功能。在正常工作模式下，置位信号端子和自测试使能信号dften端子接地，所述锁存模块100根据所述读取时钟信号接收并锁存所述数据模块输入的数据，以及在写入所述数据后通过所述复位信号reset对所述锁存模块100 复位。
48.在其中一个实施例中，所述复位控制模块300包括反向运算单元310、第二逻辑与单元320和逻辑或单元330。
49.所述反向运算单元310用于将所述置位控制模块的输出信号进行反向处理。本实施例中，所述反向运算单元310包括第二反相器311，其输入端与所述置位控制模块200中的二输入逻辑与门的输出端连接，用于对所述置位控制模块的输出信号进行反向处理。
50.所述第二逻辑与单元320用于将反向处理后的所述置位控制模块的输出信号和所述自测使能信号进行逻辑与处理。本实施例中，所述第二逻辑与单元320 包括第二逻辑与门321，连接于与所述第二反相器311的输出端以及自测试使能信号dften端子，用于对反向处理后的所述置位控制模块的输出信号和所述自测使能信号进行逻辑与处理，并提供给所述逻辑或门。
51.所述逻辑或单元330用于将所述第二逻辑与单元320的输出与所述复位信息进行逻辑或后输出给所述锁存模块100。本实施例中，所述逻辑或单元330包括逻辑或门331，所述逻辑或门331连接于第二逻辑与门321的输出端和复位信号端子，用于对第二逻辑与门321的输出信号以及所述复位信号reset进行逻辑或处理，并提供给所述锁存模块100的复位端，控制所述锁存模块100输出低电平信号。
52.具体的，在测试模式下，测试编码信号dftcode0、自测试编码信号 dftcode1、自测试编码信号dftcode2和置位信号set和控制信号ctrl 均为高电平时，所述置位控制模块的输出信号为高电平时，经第二反向器处理后的所述置位控制模块的输出信号为低电平，此时再经过第二逻辑与门和所述自测试信号进行逻辑与后输出的信号为低电平；当置位信号
set变成低电平时，所述置位控制模块的输出信号低高电平时，经第二反向器处理后的所述置位控制模块的输出信号为高电平，通过第二逻辑与门的输出信号即可实现对所述锁存模块100进行复位，控制所述锁存模输出低电平信号。在正常工作模式下，置位信号端子和自测试使能信号dften端子接地，第二逻辑与门321的输出信号为低电平，需要通过复位信号reset控制所述锁存模块100复位。具体的，当所述复位信号reset为高电平时，所述锁存模块100复位。
53.在其中一个实施例中，所述时钟模块400的输入信号包括熔丝选择信号 fusesel和熔丝时钟信号fuseclk，所述时钟模块400的输出连接于所述锁存模块100的时钟端。本实施例中，通过对所述熔丝选择信号fusesel和熔丝时钟信号fuseclk进行逻辑与处理，生成并输出所述读取时钟信号，以使所述锁存模块100锁存所述熔丝数据信号fusedata。
54.在其中一个实施例中，所述时钟模块400包括第三逻辑与单元410，用于将所述熔丝选择信号fusesel和熔丝时钟信号fuseclk进行逻辑与后输出给所述锁存模块100。具体的，第三逻辑与单元410对熔丝选择信号fusesel和熔丝时钟信号fuseclk进行逻辑与后输出给所述锁存模块100的时钟端。
55.在其中一个实施例中，所述锁存模块100为d触发器。可以理解，在测试模式下，自测试使能信号dften端子连接高电平电压信号vdd，自测试使能信号dften＝1。在置位信号set＝1的时间段内，置位控制模块200控制所述锁存模块100输出高电平，复位控制模块300的输出信号为低电平；当set＝0变为低电平时，复位控制模块300通过所述置位控制模块的输出信号和自测试使能信号dften控制所述锁存信号复位，使得所述锁存模块100输出低电平信号，从而通过置0或1实现测试功能。此外，在正常工作模式下，置位信号端子和自测试使能信号dften端子接地，所述锁存模块100根据所述读取时钟信号接收并锁存所述数据模块输入的数据，以及在写入所述数据后通过所述复位信号 reset对所述锁存模块100复位，因此，所述锁存模块100可以为d触发器。
56.请参见图4，在其中一个实施例中，所述d触发器包括置位单元110、熔丝单元120、复位单元130、锁存器140和输出单元150。
57.所述置位单元110用于在自测试模式下，当置位控制模块200的输出为高电平时接收并输出第一电源提供的所述高电平信号。本实施例中，所述置位单元110包括第一反相器111和第一开关管k1。所述第一反相器111连接于所述置位控制模块200中的第一逻辑与门211的输出端，用于对第一逻辑与门211 的输出信号进行反向处理，其中所述第一逻辑与门211的输出端即为所述置位控制模块200的输出端。所述第一开关管k1为p型mos管，其栅极与所述第一逻辑与门211的输出端连接，用于在反向处理后的所述置位控制模块的输出信号为低电平时，接收第一电源提供的高电平信号。
58.所述熔丝单元120用于在正常工作模式下，根据所述读取时钟信号接收并输出所述熔丝数据信号fusedata。本实施例中，所述熔丝单元120包括传输门t，其中所述传输门的控制端相当于所述锁存模块100的时钟端，与所述时钟模块 400的输出端连接，所述传输门的输入端相当于锁存模块100的数据端，接收所述数据模块输入的数据，例如，熔丝数据信号fusedata。当所述读取时钟信号为高电平时，所述传输门t导通，接收所述熔丝数据信号fusedata。
59.所述复位单元130用于在所述复位控制信号ctrl的输出为高电平时接收并输出第
二电源提供的所述低电平信号。本实施例中，所述复位单元130包括第二开关管k2，所述第二开关管k2为n型mos管。所述第二开关管k2的控制端相当于所述锁存模块100的复位端，与复位控制模块300中的逻辑或门331 的输出端连接，当所述复位信号reset为高电平，或者第二逻辑与门321的输出信号为高电平时，所述第二开关管k2导通，将所述熔丝单元120的输出端和所述置位单元110的输出端接地，或者为所述熔丝单元120的输出端和所述置位单元110的输出端提供低电平信号。其中，所述第一电源和第二电源可以是所述锁存模块100的工作电源，也可以是单独设置的电源。
60.所述锁存器140与用于接收并锁存所述置位单元110输出的高电平信号、所述熔丝单元120输出的所述熔丝数据信号fusedata或所述复位单元130输出的所述低电平信号。本实施例中，所述锁存器140在测试模式下接收并锁存所述置位单元110提供的高电平信号，在正常工作模式下接收并锁存所述熔丝单元120提供的熔丝数据信号fusedata。
61.所述输出单元150用于输出锁存的所述高电平信号、所述熔丝数据信号 fusedata或所述低电平信号。
62.为了更清楚的描述本发明，下面综合图2和图4所示的锁存电路的工作过程进行详细的描述。
63.在测试模式下，熔丝选择信号端子接地，自测试使能信号dften接高电平。测试编码信号dftcode0、自测试编码信号dftcode1、自测试编码信号 dftcode2和置位信号set和控制信号ctrl均为高电平时，经过逻辑与处理后得到的所述置位控制模块的输出信号为高电平，然后所述置位控制模块的输出信号经第一反向器处理后提供给所述第一开关管k1，所述第一开关管k1导通，接收第一电源提供的高电平信号。置位信号set为低电平时，利用复位控制模块300控制所述锁存模块100复位，以使所述锁存模块100输出低电平信号，从而通过置0或1实现测试功能。
64.在正常工作模式下，自测试使能信号dften端子和置位信号端子接地。当所述熔丝选择信号fusesel和熔丝时钟信号fuseclk均为高电平时，所述传输门 t导通，所述锁存器140锁存通过所述传输门传输的熔丝数据信号fusedata。以及，以及在写入所述熔丝数据信号fusedata后通过所述复位信号reset对所述锁存模块100复位。
65.综上，本发明实施例提供了一种锁存电路。所述锁存电路包括：锁存模块 100、置位控制模块200、复位控制模块300和时钟模块400。其中，所述锁存模块100用于锁存数据模块输入的数据；所述置位控制模块200用于控制所述锁存模块100输出高电平信号，所述置位控制模块200的输入信号包括控制信号ctrl和置位信号set；所述复位控制模块300用于控制所述锁存模块100 输出低电平信号，所述复位控制模块300的输入信号包括所述置位控制模块的输出信号、自测试使能信号dften和复位信号reset；所述时钟模块400用于为所述锁存模块100提供读取时钟信号；其中，所述自测试使能信号dften决定所述锁存器140处于自测试模式或正常工作模式。本发明中，通过设置锁存模块100、置位控制模块200、复位控制模块300和时钟模块400，并在自测试模式中通过所述置位控制模块200控制所述锁存模块100输出高电平信号，并通过锁存器140输出用于测试的所述高电平信号，以及在正常工作模式中所述锁存模块100根据所述读取时钟信号从数据模块中读取数据并锁存，从而实现锁存所述数据模块输入的数据的功能以及dft功能，简化了锁存器140电路的结构，进而减小了所需的芯片面积。
66.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
67.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。