一种双端口SRAM存储单元及其版图结构的制作方法

一种双端口sram存储单元及其版图结构
技术领域
1.本发明涉及电路设计领域，特别是涉及一种双端口sram存储单元及其版图结构。


背景技术：

2.随着计算机运行速度加快，对于cpu的频率要求越来越高。双端口sram作为cpu的一级高速缓冲器，其读写速度是很重要的参数，直接影响到cpu的实际运行速度。
3.目前工业界普遍应用的双端口sram版图设计如图1所示，有两个pmos(pu1和pu2)、两个nmos(pd1和pd2)以及四个nmos(pg1-a、pg1-b、pg2-a、pg2-b)组成，存在两个字线wl1和wl2以及两组位线bl1、bl2和blb1、blb2，可以实现同时读的功能，在pg1-b(或pg2-a)与反相器的输出之间有r-gate串联电阻，由于此串联电阻的存在，导致双端口sram从物理结构上就是不对称的，具有天生的缺陷，读“0”和读“1”的速度是不同的。
4.例如，当节点q＝”0”,qb＝”1”，bl1端的读电流iread是通过pg1-a以及pd1到达vss，而对于blb2端的读电流iread是通过pg1-b、r-gate、pd2栅极、pu2栅极以及pd1到达vss，由于串联电阻r-gate分压，blb2端读电流iread会高于bl1端的读电流iread，从而使得两端的读出速度不同。
5.并且，由于双端口sram在读操作的时候，每一个存储节点都连接并联的两个nmos，读干扰窗口越小，越容易形成功能失效。对于双端口sram，由于并联的两个nmos，8t sram(8传输管的sram)的读干扰窗口远远低于6t sram(6传输管的sram)。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双端口sram存储单元及其版图结构，用于解决现有技术中的双端口sram存储单元中由于串联电阻的存在，使得双端口sram结构不对称，从而导致两端读出速度不同以及容易形成功能失效的问题。
7.为实现上述目的及其他相关目的，本发明提供一种双端口sram存储单元，至少包括：第一、第二nmos和第一、第二pmos；所述第一、第二nmos的栅极与所述第一、第二pmos的漏极共同连接字线；所述第一nmos的源极连接第一位线；所述第一pmos的源极连接第二位线；所述第二nmos的源极连接第三位线；所述第二pmos的源极连接第四位线；
8.设有输入节点q和输出节点qb的锁存器；所述第一nmos的漏极、第一pmos的栅极共同连接至所述锁存器的输入节点q；所述第二nmos的漏极、第二pmos的栅极共同连接至所述锁存器的输出节点qb。
9.优选地，所述锁存器包括第一、第二上拉管和第一、第二下拉管；其中所述第一上拉管的漏极、第一下拉管的漏极与所述第二上拉管的栅极、第二下拉管的栅极相互连接，节点作为所述锁存器的所述输入节点q；所述第一上拉管的栅极、所述第一下拉管的栅极与所述第二上拉管的漏极、第二下拉管的漏极相互连接，节点作为所述锁存器的所述输出节点qb；所述第一、第二上拉管的源极共同连接电源电压vdd；所述第一下拉管的源极、第二下拉管的源极接地。
10.优选地，所述第一、第二上拉管为pmos；所述第一、第二下拉管为nmos。
11.优选地，所述双端口sram存储单元在读操作下，所述字线、第一位线、第三位线共同连接所述电源电压vdd；所述第二位线和第四位线接地。
12.优选地，所述双端口sram存储单元在写操作下，所述字线、所述第一位线、所述第四位线以及所述第二位线连接所述电源电压vdd；所述第三位线接地。
13.优选地，所述双端口sram存储单元在写操作下，所述字线、所述第三位线、所述第四位线以及所述第二位线连接所述电源电压vdd；所述第一位线接地。
14.优选地，所述双端口存储单元在休眠模式下，所述字线、所述第四位线、所述第二位线接地；所述第一位线、所述第三位线连接所述电源电压vdd。
15.本发明还提供一种双端口sram存储单元的版图结构，至少包括：
16.包含有第一至第六有源区图形的有源区图层，所述第一至第六有源区图形从左至右依次间隔分布；所述第一nmos和所述第一下拉管共用所述第一有源区图形；所述第二有源区图形用于所述第一上拉管；所述第三有源区图形用于所述第一pmos；所述第四有源区图形用于所述第二pmos；所述第五有源区图形用于所述第二上拉管；所述第二下拉管与所述第二nmos共用所述第六有源区图形；
17.覆盖于所述有源区图层上的多晶硅图层；所述多晶硅图层包含有：横跨于所述第一有源区图形上作为所述第一nmos栅极的第一多晶硅图形；横跨于所述第一、第二、第四有源区图形上的第二多晶硅图形，其中横跨于所述第一有源区图形上的所述第二多晶硅图形的部分作为所述第一下拉管的栅极；横跨于所述第二有源区图形上的第二多晶硅图形的部分作为所述第一上拉管的栅极；横跨于所述第四有源区图形上的所述第二多晶硅图形的部分作为所述第二pmos的栅极；
18.所述多晶硅图层还包含有：横跨于所述第三、第五、第六有源区图形上的第三多晶硅图形；横跨于所述第六有源区图形上的第四多晶硅图形；其中横跨于所述第三有源区图形上的所述第三多晶硅图形的部分作为所述第一pmos的栅极；横跨于所述第五有源区图形上的所述第三多晶硅图形的部分作为所述第二上拉管的栅极；横跨于所述第六有源区图形上的所述第三多晶硅图形的部分作为所述第二下拉管的栅极；横跨于所述第六有源区图形上的第四多晶硅图形作为所述第二nmos的栅极；
19.覆盖于所述多晶硅图层上的接触孔图层；所述接触孔图层包含有：分布于所述第一有源区图形上、所述第一多晶硅图形上下两侧的第一、第二接触孔图形；分布于所述第一有源区图形上、所述第二多晶硅图形下侧的第三、第四接触孔图形；分布于所述第二有源区图形上、所述第二多晶硅图形上下两侧的第五、第六接触孔图形；分布于所述第三有源区图形上、所述第三多晶硅图形上下两侧的第七、第八接触孔图形；分布于所述第四有源区图形上、所述第二多晶硅图形上下两侧的第九、第十接触孔图形；分布于所述第五有源区图形上、所述第三多晶硅图形上下两侧的第十一、第十二接触孔图形；分布于所述第六有源区图形上、所述第三多晶硅图形上方的第十三、十四接触孔图形；分布于所述第六有源区图形上、第四多晶硅图形上下两侧的第十五、第十六接触孔图形；
20.所述接触孔图层还包含有：位于所述第一多晶硅图形一端的第十七接触孔图形；位于所述第四多晶硅图形一端的第十八接触孔图形；
21.覆盖于所述接触孔图层上的第一金属层；所述第一金属层包含有：覆盖所述第十
七接触孔图形的第一金属图形；覆盖所述第一接触孔图形的第二金属图形；覆盖所述第二接触孔图形并连接第五接触孔图形的第三金属图形；覆盖所述第三、第四接触孔图形的第四金属图形；覆盖所述第六接触孔图形的第五金属图形；覆盖所述第七接触孔图形的第六金属图形；覆盖所述第八、第九接触孔图形的第七金属图形；覆盖所述第十接触孔图形的第八金属图形；覆盖所述第十一接触孔图形的第九金属图形；覆盖所述第十二、第十五接触孔图形的第十金属图形；覆盖所述第十三、第十四接触孔图形的第十一金属图形；覆盖所述第十六接触孔图形的第十二金属图形；覆盖所述第十八接触孔图形的第十三金属图形；
22.所述第一、第七、第十三金属图形连接所述字线；所述第二金属图形连接所述第一位线；所述第四金属图形、所述第十一金属图形接地；所述第六金属图形连接第二位线；所述第八金属图形连接所述第四位线；所述第五金属图形、第九金属图形连接所述电源电压vdd；所述第十二金属图形连接所述第三位线。
23.优选地，所述第二多晶硅图形与所述第三有源区图形二者部分重叠。
24.优选地，所述第三多晶硅图形与所述第四有源区图形二者部分重叠。
25.优选地，所述第三多晶硅图形靠近所述第二有源区图形的端部延伸至所述第二有源区图形上，并与所述第五接触孔图形部分重叠。
26.优选地，所述第二多晶硅图形靠近所述第五有源区图形的端部延伸至所述第五有源区图形上，并与所述第十二接触孔图形部分重叠。
27.如上所述，本发明的双端口sram存储单元及其版图结构，具有以下有益效果：本发明在不改变传统sram单元长宽尺寸的情况下，通过八颗晶体管的再排布，显著改善双端口sram存储单元的对称性，有效提高读写速度以及读干扰窗口，而且与传统工艺兼容。由于双端口sram广泛应用于cpu一级高速缓冲器，对于其速度要求更高，所以本发明具有其现实意义。
附图说明
28.图1显示为现有技术中的双端口sram存储单元电路结构示意图；
29.图2显示为本发明的双端口sram存储单元电路结构示意图；
30.图3显示为本发明的双端口sram存储单元版图结构示意图。
具体实施方式
31.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
32.请参阅图2至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
33.本发明提供一种双端口sram存储单元，如图2所示，图2显示为本发明的双端口sram存储单元电路结构示意图，本发明的双端口sram存储单元至少包括：
34.第一、第二nmos和第一、第二pmos；所述第一、第二nmos的栅极与所述第一、第二pmos的漏极共同连接字线；所述第一nmos的源极连接第一位线bl1；所述第一pmos的源极连接第二位线；所述第二nmos的源极连接第三位线；所述第二pmos的源极连接第四位线；
35.设有输入节点q和输出节点qb的锁存器；所述第一nmos的漏极、第一pmos的栅极共同连接至所述锁存器的输入节点q；所述第二nmos的漏极、第二pmos的栅极共同连接至所述锁存器的输出节点qb。
36.参阅图2，本实施例中的所述双端口sram存储单元包括：第一nmos(pg1-a)、第二nmos(pg2-a)和第一pmos(pg1-b)、第二pmos(pg2-b)；所述第一nmos(pg1-a)、第二nmos(pg2-a)的栅极与所述第一pmos(pg1-b)、第二pmos(pg2-b)的漏极共同连接字线wl；所述第一nmos(pg1-a)的源极连接第一位线bl1；所述第一pmos(pg1-b)的源极连接第二位线blb2；所述第二nmos(pg2-a)的源极连接第三位线blb1；所述第二pmos(pg2-b)的源极连接第四位线bl2；
37.设有输入节点q和输出节点qb的锁存器；所述第一nmos(pg1-a)的漏极、第一pmos(pg1-b)的栅极共同连接至所述锁存器的输入节点q；所述第二nmos(pg2-a)的漏极、第二pmos(pg2-b)的栅极共同连接至所述锁存器的输出节点qb。
38.如图2所示，本发明进一步地，本实施例中的所述锁存器包括第一上拉管(pu1)、第二上拉管(pu2)和第一下拉管(pd1)、第二下拉管(pd2)；其中所述第一上拉管(pu1)的漏极、第一下拉管(pd1)的漏极与所述第二上拉管(pu2)的栅极、第二下拉管(pd2)的栅极相互连接，节点作为所述锁存器的所述输入节点q；所述第一上拉管(pu1)的栅极、所述第一下拉管(pd1)的栅极与所述第二上拉管(pu2)的漏极、第二下拉管(pd2)的漏极相互连接，节点作为所述锁存器的所述输出节点qb；所述第一上拉管(pu1)、第二上拉管(pu2)的源极共同连接电源电压vdd；所述第一下拉管(pd1)的源极、第二下拉管(pd2)的源极接地vss。
39.本发明进一步地，本实施例中的所述第一上拉管(pu1)、第二上拉管(pu2)为pmos；所述第一下拉管(pd1)、第二下拉管(pd2)为nmos。
40.本发明进一步地，本实施例中所述双端口sram存储单元在读操作下，所述字线wl、第一位线bl1、第三位线blb1共同连接所述电源电压vdd；所述第二位线blb2和第四位线bl2接地vss。
41.本发明再进一步地，本实施例中所述双端口sram存储单元在写操作下，所述字线wl、所述第一位线bl1、所述第四位线bl2以及所述第二位线blb2连接所述电源电压vdd；所述第三位线blb1接地vss。
42.本发明进一步地，在其他实施例中，所述双端口sram存储单元在写操作下，所述字线wl、所述第三位线blb1、所述第四位线bl2以及所述第二位线blb2连接所述电源电压vdd；所述第一位线bl1接地vss。
43.本发明进一步地，本实施例的所述双端口存储单元在休眠模式(低功耗模式)下，所述字线wl、所述第四位线bl2、所述第二位线blb2接地vss；所述第一位线bl1、所述第三位线blb1连接所述电源电压vdd。
44.本发明还提供所述双端口sram存储单元的版图结构，至少包括：包含有第一至第六有源区图形的有源区图层，所述第一至第六有源区图形从左至右依次间隔分布；所述第一nmos和所述第一下拉管共用所述第一有源区图形；所述第二有源区图形用于所述第一上
拉管；所述第三有源区图形用于所述第一pmos；所述第四有源区图形用于所述第二pmos；所述第五有源区图形用于所述第二上拉管；所述第二下拉管与所述第二nmos共用所述第六有源区图形；
45.所述双端口sram存储单元的版图结构还包括：覆盖于所述有源区图层上的多晶硅图层；所述多晶硅图层包含有：横跨于所述第一有源区图形上作为所述第一nmos栅极的第一多晶硅图形；横跨于所述第一、第二、第四有源区图形上的第二多晶硅图形，其中横跨于所述第一有源区图形上的所述第二多晶硅图形的部分作为所述第一下拉管的栅极；横跨于所述第二有源区图形上的第二多晶硅图形的部分作为所述第一上拉管的栅极；横跨于所述第四有源区图形上的所述第二多晶硅图形的部分作为所述第二pmos的栅极；所述多晶硅图层还包含有：横跨于所述第三、第五、第六有源区图形上的第三多晶硅图形；横跨于所述第六有源区图形上的第四多晶硅图形；其中横跨于所述第三有源区图形上的所述第三多晶硅图形的部分作为所述第一pmos的栅极；横跨于所述第五有源区图形上的所述第三多晶硅图形的部分作为所述第二上拉管的栅极；横跨于所述第六有源区图形上的所述第三多晶硅图形的部分作为所述第二下拉管的栅极；横跨于所述第六有源区图形上的第四多晶硅图形作为所述第二nmos的栅极；
46.所述双端口sram存储单元的版图结构还包括：覆盖于所述多晶硅图层上的接触孔图层；所述接触孔图层包含有：分布于所述第一有源区图形上、所述第一多晶硅图形上下两侧的第一、第二接触孔图形；分布于所述第一有源区图形上、所述第二多晶硅图形下侧的第三、第四接触孔图形；分布于所述第二有源区图形上、所述第二多晶硅图形上下两侧的第五、第六接触孔图形；分布于所述第三有源区图形上、所述第三多晶硅图形上下两侧的第七、第八接触孔图形；分布于所述第四有源区图形上、所述第二多晶硅图形上下两侧的第九、第十接触孔图形；分布于所述第五有源区图形上、所述第三多晶硅图形上下两侧的第十一、第十二接触孔图形；分布于所述第六有源区图形上、所述第三多晶硅图形上方的第十三、十四接触孔图形；分布于所述第六有源区图形上、第四多晶硅图形上下两侧的第十五、第十六接触孔图形；
47.所述接触孔图层还包含有：位于所述第一多晶硅图形一端的第十七接触孔图形；位于所述第四多晶硅图形一端的第十八接触孔图形；
48.所述双端口sram存储单元的版图结构还包括：覆盖于所述接触孔图层上的第一金属层；所述第一金属层包含有：覆盖所述第十七接触孔图形的第一金属图形；覆盖所述第一接触孔图形的第二金属图形；覆盖所述第二、第五接触孔图形的第三金属图形；覆盖所述第三、第四接触孔图形的第四金属图形；覆盖所述第六接触孔图形的第五金属图形；覆盖所述第七接触孔图形的第六金属图形；覆盖所述第八、第九接触孔图形的第七金属图形；覆盖所述第十接触孔图形的第八金属图形；覆盖所述第十一接触孔图形的第九金属图形；覆盖所述第十二、第十五接触孔图形的第十金属图形；覆盖所述第十三、第十四接触孔图形的第十一金属图形；覆盖所述第十六接触孔图形的第十二金属图形；覆盖所述第十八接触孔图形的第十三金属图形；
49.所述第一、第七、第十三金属图形连接所述字线；所述第二金属图形连接所述第一位线；所述第四金属图形、所述第十一金属图形接地；所述第六金属图形连接第二位线；所述第八金属图形连接所述第四位线；所述第九金属图形连接所述电源电压vdd；所述第十二
金属图形连接所述第三位线。
50.如图3所示，图3显示为本发明的双端口sram存储单元版图结构示意图。本发明进一步地，本实施例的所述双端口sram存储单元的版图结构包括：包含有第一至第六有源区图形的有源区图层，所述第一至第六有源区图形从左至右依次间隔分布；所述第一有源区图形01、第二有源区图形02、第三有源区图形03、第四有源区图形04、第五有源区图形05及第六有源区图形06从左至右依次间隔排布。
51.所述第一nmos(pg1-a)和所述第一下拉管(pd1)共用所述第一有源区图形01；所述第二有源区图形02用于形成所述第一上拉管(pu1)；所述第三有源区图形03用于形成所述第一pmos(pg1-b)；所述第四有源区图形04用于形成所述第二pmos(pg2-b)；所述第五有源区图形05用于形成所述第二上拉管(pu2)；所述第二下拉管(pd2)与所述第二nmos(pg2-a)共用所述第六有源区图形06。
52.本实施例中，所述双端口sram存储单元的版图结构还包括：覆盖于所述有源区图层上的多晶硅图层；所述多晶硅图层包含有：横跨于所述第一有源区图形01上作为所述第一nmos(pg1-a)栅极的第一多晶硅图形a；横跨于所述第一有源区图形01、第二有源区图形02、第四有源区图形04上的第二多晶硅图形b，其中横跨于所述第一有源区图形01上的所述第二多晶硅图形02的部分作为所述第一下拉管(pd1)的栅极；横跨于所述第二有源区图形02上的第二多晶硅图形b的部分作为所述第一上拉管(pu1)的栅极；横跨于所述第四有源区图形04上的所述第二多晶硅图形b的部分作为所述第二pmos(pg2-b)的栅极；所述多晶硅图层还包含有：横跨于所述第三有源区图形03、第五有源区图形05、第六有源区图形06上的第三多晶硅图形c；横跨于所述第六有源区图形06上的第四多晶硅图形d；其中横跨于所述第三有源区图形03上的所述第三多晶硅图形c的部分作为所述第一pmos(pg1-b)的栅极；横跨于所述第五有源区图形05上的所述第三多晶硅图形c的部分作为所述第二上拉管(pu2)的栅极；横跨于所述第六有源区图形06上的所述第三多晶硅图形c的部分作为所述第二下拉管(pd2)的栅极；横跨于所述第六有源区图形06上的第四多晶硅图形d作为所述第二nmos(pg2-a)的栅极。
53.本实施例中，所述双端口sram存储单元的版图结构还包括：覆盖于所述多晶硅图层上的接触孔图层；所述接触孔图层包含有：分布于所述第一有源区图形01上、所述第一多晶硅图形a上下两侧的第一接触孔图形c1和第二接触孔图形c2；分布于所述第一有源区图形01上、所述第二多晶硅图形b下侧的第三接触孔图形c3和第四接触孔图形c4；分布于所述第二有源区图形02上、所述第二多晶硅图形b上下两侧的第五接触孔图形c5和第六接触孔图形c6；分布于所述第三有源区图形03上、所述第三多晶硅图形c上下两侧的第七接触孔图形c7和第八接触孔图形c8；分布于所述第四有源区图形04上、所述第二多晶硅图形b上下两侧的第九接触孔图形c9和第十接触孔图形c10；分布于所述第五有源区图形05上、所述第三多晶硅图形c上下两侧的第十一接触孔c11、第十二接触孔图形c12；分布于所述第六有源区图形06上、所述第三多晶硅图形c上方的第十三接触孔图形c13和第十四接触孔图形c14；分布于所述第六有源区图形06上、第四多晶硅图形d上下两侧的第十五接触孔图形c15和第十六接触孔图形c16。
54.本实施例中，所述接触孔图层还包含有：位于所述第一多晶硅图形a一端的第十七接触孔图形c17；位于所述第四多晶硅图形d一端的第十八接触孔图形c18。
55.本实施例中，所述双端口sram存储单元的版图结构还包括：覆盖于所述接触孔图层上的第一金属层；所述第一金属层包含有：覆盖所述第十七接触孔图形c17的第一金属图形m1；覆盖所述第一接触孔图形c1的第二金属图形m2；覆盖所述第二接触孔图形c2并连接第五接触孔图形c5的第三金属图形m3；覆盖所述第三接触孔图形c3、第四接触孔图形c4的第四金属图形m4；覆盖所述第六接触孔图形c6的第五金属图形m5；覆盖所述第七接触孔图形c7的第六金属图形m6；覆盖所述第八接触孔图形c8、第九接触孔图形c9的第七金属图形m7；覆盖所述第十接触孔图形c10的第八金属图形m8；覆盖所述第十一接触孔图形c11的第九金属图形m9；覆盖所述第十二、第十五接触孔图形的第十金属图形m10；覆盖所述第十三、第十四接触孔图形的第十一金属图形m11；覆盖所述第十六接触孔图形c16的第十二金属图形m12；覆盖所述第十八接触孔图形c18的第十三金属图形m13。
56.本实施例的所述版图结构中，所述第一金属图形m1、第七金属图形m7、第十三金属图形m13连接所述字线wl；所述第二金属图形m2连接所述第一位线bl1；所述第四金属图形m4、所述第十一金属图形m11接地vss；所述第六金属图形m6连接第二位线blb2；所述第八金属图形m8连接所述第四位线bl2；所述第五金属图形m5、第九金属图形m9连接所述电源电压vdd；所述第十二金属图形m12连接所述第三位线blb1。
57.本发明进一步地，本实施例中所述第二多晶硅图形b与所述第三有源区图形03二者部分重叠。如图3所示，所述第二多晶硅图形b横跨所述第一、第二、第四有源区图形的同时，由于所述有源区图形03位于所述第二和第四有源区图形之间，所述第二多晶硅图形b的一部分与所述第三有源区图形的一端重叠。再进一步地，本实施例中的所述第三多晶硅图形与所述第四有源区图形二者部分重叠，所述第三多晶硅图形c横跨所述第三有源区图形03、第五有源区图形05、第六有源区图形06的同时，由于所述第四有源区图形04位于所述第三、第五有源区图形之间，所述第四有源区图形04的一端与所述第三多晶硅图形c部分重叠。
58.本发明更进一步地，本实施例中所述第三多晶硅图形c靠近所述第二有源区图形02的端部延伸至所述第二有源区图形02上，并与所述第五接触孔图形c5部分重叠。
59.本实施例中的所述第二多晶硅图形b靠近所述第五有源区图形05的端部延伸至所述第五有源区图形05上，并与所述第十二接触孔图形c12部分重叠。
60.与图1中传统的结构相比，本发明的所述第一位线bl1和第三位线blb1是完全对称的，没有通过栅极作为连线传输节点的信息，避免带来压降；第二位线blb2和第四位线bl2也是完全对称的，但是第一pmos(pg1-b)和第二pmos(pg2-b)由于是由两个pmos组成，并且只有一个字线wl，该字线wl作为第一pmos(pg1-b)和第二pmos(pg2-b)的漏端，该两个pmos的栅极由节点q来控制，从而增大读干扰窗口；第一pmos(pg1-b)和第二pmos(pg2-b)与第一、第二上拉管共用栅极，摒弃了通过栅极连线为其提供节点存储信息的压降，从而使得整个存储单元是完全对称的；同时去除了位线存在失配(mismatch)的问题，第一、第二pmos的有源区尺寸取决于读电流的需求，由于第一、第二nmos所在通道的读电流受限于两个下拉管的线性电流，而第一、第二pmos所在通道的读电流决定于饱和电流，因此第一、第二pmos的有源区尺寸不会大于第一、第二nmos的有源区尺寸。
61.综上所述，本发明在不改变传统的sram存储单元长宽尺寸的前提下，通过八个晶体管的再排布，显著改善双端口sram存储单元的对称性，有效提高读写速度以及读干扰窗
口，并且可以与传统工艺兼容。由于双端口sram存储单元广泛应用于cpu一级高速缓冲器，对于其速度要求更高，所以本发明具有降低由于运用栅极作为连线而带来的压降的现实意义。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
62.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。