具极性转变能力的多路复用解码器的制作方法

本申请案主张2019年10月30日申请且标题为“具极性转变能力的多路复用解码器(MUX DECODER WITH POLARITY TRANSITION CAPABILITY)”的序列号为16/668,549的美国专利申请案的优先权，所述申请案的全部公开内容以引用的方式并入本文中。

技术领域

本文中所公开的至少一些实施例涉及用于产生一般来说用于集成电路存储器中的电压驱动器的控制信号及更特定来说(但不限于)，具有相反极性的控制信号的解码器。

背景技术

存储器集成电路可具有形成于半导体材料的集成电路裸片上的一或多个存储器单元阵列。存储器单元是可个别地使用或操作以存储数据的最小存储器单位。一般来说，存储器单元可存储一或多个数据位。

已发展出用于存储器集成电路的不同类型的存储器单元，例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、相变存储器(PCM)、磁随机存取存储器(MRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)、快闪存储器等。

一些集成电路存储器单元是易失性的，且需要电力以维持存储于单元中的数据。易失性存储器的实例包含动态随机存取存储器(DRAM)及静态随机存取存储器(SRAM)。

一些集成电路存储器单元是非易失性的，且即使在未被供电时仍可留存经存储数据。非易失性存储器的实例包含快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)及电子可擦除可编程只读存储器(EEPROM)存储器等。快闪存储器包含与非(NAND)型快闪存储器或或非(NOR)型快闪存储器。NAND存储器单元是基于NAND逻辑门；且NOR存储器单元是基于NOR逻辑门。

交叉点存储器(例如，3D XPoint存储器)使用非易失性存储器单元阵列。交叉点存储器中的存储器单元是无晶体管的。此类存储器单元中的每一者可具有堆叠在一起作为集成电路中的行的相变存储器装置及选择装置。此类行的存储器单元经由在彼此垂直的方向上延伸的两个导线层连接于集成电路中。所述两个层中的一者在存储器单元上方；且另一层在存储器元件行下方。因此，可在两个层中的每一者上的条导线的交叉点处个别地选择每一存储器单元。交叉点存储器装置是快速的且非易失性的，且可用作用于处理及存储的统一存储器集区。

非易失性集成电路存储器单元可经编程以通过在编程/写入操作期间将一个电压或电压型样施加到存储器单元而存储数据。编程/写入操作将存储器单元设置于对应于编程/存储到存储器单元中的数据的状态中。可在读取操作中通过检查存储器单元的状态而撷取存储于存储器单元中的数据。读取操作通过施加电压而确定存储器单元的状态且确定存储器单元在对应于预定义状态的电压是否变得导电。

附图说明

在附图的图中，以实例方式且非限制地说明实施例，其中相似元件符号指示类似元件。

图1展示根据一个实施例的经配置以产生用于双极电压驱动器的控制信号的多路复用解码器。

图2到3展示根据一个实施例的以负极性及正极性操作的图1的多路复用解码器的配置。

图4到6展示图1的多路复用解码器的变化。

图7展示根据一个实施例的使用多路复用解码器产生控制电压的方法。

图8展示根据一个实施例的经配置具有多路复用解码器的存储器装置。

图9展示根据一个实施例的含具有多路复用解码器的位线驱动器及字线驱动器的存储器单元。

具体实施方式

本文中所公开的至少一些实施例提供用于产生用于集成电路存储器中的电压驱动器的双极控制信号的系统、方法及设备。

在一些实施方案中，交叉点存储器可使用存储器单元，所述存储器单元具有选择装置但不具有相变存储器装置。例如，存储器单元可为具有可变阈值能力的单片合金(single piece of alloy)。此单元的读取/写入操作可基于对单元阈值化同时以类似于具有堆叠在一起作为列的选择装置及相变存储器装置的存储器单元的读取/写入操作的方式禁止其它单元处于次阈值偏压。

具有选择装置但不具有相变存储器装置的此存储器单元可在交叉点存储器中经编程以具有阈值电压窗。可通过将具有相反极性的编程脉冲施加到选择装置而建立阈值电压窗。例如，可加偏压于选择装置以在选择装置的两侧之间具有正电压差，且替代地在选择装置的相同两侧之间具有负电压差。在正电压差被视为正极性时，负电压差被视为与正极性相反的负极性。可以给定/固定极性执行读取。在编程时，存储器单元具有比已被复位的单元低的阈值，使得在读取操作期间，读取电压可致使经编程单元变得导电而经复位单元保持不导电。

可通过各种电压的信号控制电压驱动器以驱动具有相反极性的编程脉冲。电压驱动器可经配置以响应于第一电压的控制信号而驱动选择电压，且响应于第二电压的控制信号而驱动相反极性的选择电压。类似地，电压驱动器可经配置以响应于第三电压的控制信号而驱动取消选择电压，且响应于第四电压的控制信号而驱动相反极性的取消选择电压。控制信号的第一电压、第二电压、第三电压及第四电压间的电压范围可高达9V。

多路复用解码器可经配置以具有在不同电压范围下操作的两个区段。使用极性控制信号来选择当前将两个区段的哪一区段用于产生解码的输出。区段中的每一者经配置以依对应极性接收用于选择/取消选择的输入信号。输入信号可限于不大于5.5V的电压范围。当前通过极性控制信号选择的区段根据输入信号的电压产生其输出。

多路复用解码器未使用局部电平移位，且因此节省集成电路裸片上的面积。多路复用解码器不需要预充电，且因此快速操作。多路复用解码器未跨其MOSFET(金属氧化物半导体场效应晶体管)装置中的任何者施加超过5.5V，且因此可使用具有5.5V的电压限制的MOSFET装置来实施。然而，不必使用具有5.5V的电压限制的MOSFET装置来实施多路复用解码器。具有较高最大电压限制的晶体管也可用于多路复用解码器的实施方案中。

图1展示根据一个实施例的经配置以产生用于双极电压驱动器的控制信号的多路复用解码器。

图1的多路复用解码器具有经配置以在不同电压区下操作的两个区段(102及104)。预定电压(例如，处于接地的0V)在电压线(117及119)处施加到区段(102及104)。分别在电压线(101及103)处施加到区段(102及104)的电压取决于解码器的操作极性。

当图1的多路复用解码器以负极性操作时，负区段(104)通过负电压电力供应器(例如，其相对于在0V的接地具有在电压线(103)处施加的在-4V的VNN)供电，如图2中所说明，而正区段(102)未通过正电压电力供应器供电(例如，其中电压线(101)连接到在0V的接地)。

当图1的多路复用解码器以正极性操作时，正区段(102)通过正电压电力供应器(例如，其相对于在0V的接地具有在电压线(101)处施加的在5V的VPP)供电，如图3中所说明，而负区段(104)未通过负电压电力供应器供电(例如，其中电压线(103)连接到在0V的接地)。

分别在栅极控制线(107及109)处以预定电压(例如，以0V及1.2V)加偏压于图1的多路复用解码器的负区段及正区段(102及104)。

图1的多路复用解码器具有输入线(111)以接收极性控制信号。

例如，当极性控制信号将-4V施加于输入线上时，如图2中所说明，负区段(104)经配置以根据施加于负区段(104)的输入线(115)上的负极性的选择/取消选择信号产生输出以驱动输出线(105)。例如，当输入线(115)接收-4V(或0V)的电压以用于选择/取消选择时，负区段(104)以0V(或-4V)的电压驱动输出线(105)。

在图2的负极性配置中，正区段(102)在从-4V到0V的电压范围中操作。施加于输入线(111)处的低电压(-4V)及施加于正区段(102)的栅极控制线(107)处的高电压(0V)引起正区段(102)的栅极(106及108)使输出线(105)与电压线(101及117)断开，从而允许负区段(104)控制输出线(105)。

在图2的负极性配置中，负区段(104)在从-4V到1.2V的电压范围中操作。施加于输入线(111)处的低电压(-4V)及施加于负区段(104)的栅极控制线(109)处的高电压(1.2V)致使负区段(104)的栅极(118及116)分别将输出线(105)连接到栅极(112及114)。当负区段(104)的输入线(115)接收高电压(0V)时，输出线(105)进一步经由栅极(114)连接到电压线(103)处的低电压(-4V)，但通过栅极(112)与电压线(119)断开。当负区段(104)的输入线(115)接收低电压(-4V)时，输出线(105)进一步经由栅极(112)连接到电压线(119)处的高电压(0V)，但通过栅极(114)与电压线(103)断开。

在图3的正极性配置中，负区段(104)在从0V到5V的电压范围中操作。施加于输入线(111)处的高电压(5V)及施加于负区段(104)的栅极控制线(109)处的低电压(1.2V)致使负区段(104)的栅极(118及116)使输出线(105)与电压线(119及103)断开，从而允许正区段(102)控制输出线(105)。

在图3的正极性配置中，正区段(102)在从0V到5V的电压范围中操作。施加于输入线(111)处的高电压(5V)及施加于正区段(102)的栅极控制线(107)处的低电压(0V)致使正区段(102)的栅极(108及106)分别将输出线(105)连接到栅极(122及124)。当正区段(102)的输入线(113)接收低电压(0V)时，输出线(105)进一步经由栅极(122)连接到电压线(101)处的高电压(5V)，但通过栅极(124)与电压线(117)断开。当正区段(102)的输入线(113)接收高电压(5V)时，输出线(105)进一步经由栅极(124)连接到电压线(117)处的低电压(0V)，但通过栅极(122)与电压线(101)断开。

因此，当极性控制信号将5V施加于输入线(111)上时，正区段(102)根据图3经配置以根据施加于正区段(102)的输入线(113)上的正极性的选择/取消选择信号驱动输出线(105)。例如，当输入线(113)接收0V(或5V)的电压以用于选择/取消选择时，正区段(102)以5V(或0V)的对应电压驱动输出线(115)。

类似地，当极性控制信号将-4V施加于输入线(111)上时，负区段(104)根据图2经配置以根据施加于负区段(104)的输入线(115)上的负极性的选择/取消选择信号驱动输出线(105)。例如，当输入线(115)接收0V(或-4V)的电压以用于选择/取消选择时，负区段(104)以-4V(或0V)的对应电压驱动输出线(115)。

因此，根据输入线(111)处的极性控制的选择，图1的多路复用解码器选择正区段(102)以根据正区段(102)的输入线(113)驱动输出线(105)，或选择负区段(104)以根据负区段(104)的输入线(115)驱动输出线(105)。

图1的多路复用解码器可产生输出电压-4V、0V及5V。由于正电压电力供应器(例如，在5V的VPP)及负电压电力供应器(例如，在-4V的VNN)未在电压线(101及103)处同时施加到多路复用解码器，故多路复用解码器可产生在-4V到5V之间的电压范围而不会跨其MOSFET装置中的任何者施加超过5.5V。

图4到6展示图1的多路复用解码器的变化。在图4到6中，电压线(101及103)以类似于图1到3的方式基于极性控制(111)选择性地连接到VPP(5V)、VNN(-4V)或接地。

在图1中，输出线(105)上的信号是输入线(113及115)上的输入信号的反相。例如，当正区段(102)控制输出线(105)时，输入线(113)上的高电压(5V)产生输出线(105)上的低电压(0V)；且输入线(113)上的低电压(0V)产生输出线(105)上的高电压(5V)。类似地，当负区段(104)控制输出线(105)时，输入线(115)上的高电压(0V)产生输出线(105)上的低电压(-4V)；且输入线(115)上的低电压(-4V)产生输出线(105)上的高电压(0V)。

在图4的多路复用解码器中，输出线(105)上的信号对应于输入线(113及115)上的输入信号，宛如图4的多路复用解码器基于极性控制(111)选择来自输入线(113及115)的输入信号中的一者且将选定信号置于输出线(105)上。例如，当正区段(102)控制输出线(105)时，输入线(113)上的5V的电压产生输出线(105)上的5V的相同电压；且输入线(113)上的0V的电压产生输出线(105)上的0V的相同电压。类似地，当负区段(104)控制输出线(105)时，输入线(115)上的0V的电压产生输出线(105)上的0V的相同电压；且输入线(115)上的-4V的电压产生输出线(105)上的-4V的相同电压。

在图5的多路复用解码器中，电压线(119)连接到1.2V的预定电压。因此，当极性控制(111)选择负区段(104)以控制输出线(105)时，当输入线(115)上的负选择/取消选择的电压分别为0V或-4V(或分别为1.2V或-4V)时，输出线(105)上的电压是1.2V或-4V。

图6的多路复用解码器包含允许经由NAND门实施多路复用解码器的额外MOSFET装置(121、123、125、127)。任选地，可在多个多路复用解码器间共享一些MOSFET装置(例如，121及123)。例如，8个多路复用解码器可共享MOSFET装置(121)及/或MOSFET装置(123)。图4的NAND变化可舍弃局部扩散区域以减少信号路由以及位线驱动器及字线驱动器中的扩散。

图7展示根据一个实施例的使用多路复用解码器产生控制电压的方法。例如，可在图8的存储器装置中使用图1到6中所说明的多路复用解码器中的一者来实施图7的方法。

在框161，将极性控制信号连接到集成电路存储器装置中的解码器的输入线(111)。解码器具有正区段(102)及负区段(104)。正区段(102)具有第一输入线(113)；且负区段(104)具有第二输入线(115)。

在框163，使解码器的输出线(105)从正区段(102)及负区段(104)两者连接到用于集成电路存储器装置中的存储器单元的电压驱动器。

例如，存储器单元具有选择装置且不具有相变存储器装置；存储器单元可编程以经由施加具有相反极性的脉冲而存储数据；且在读取存储器单元的操作期间，将预定、固定极性的电压施加于存储器单元上。

在框165，响应于输入线(111)上的极性控制信号具有第一电压(例如，图3中所说明的5V)，正区段(102)根据在第一输入线(113)中接收的信号驱动输出线(105)。

在框167，响应于输入线(111)上的极性控制信号具有第二电压(例如，图2中所说明的-4V)，负区段(104)根据在第二输入线(115)中接收的信号驱动输出线(105)。

正区段(102)具有两条电压线(101及117)。当输入线(111)上的极性控制信号具有第一电压(例如，图3中所说明的5V)时，正区段(102)的电压线(101及117)通过第一电压(例如，5V)与接地(例如，0V)之间的第一电压差供电。

类似地，负区段(104)具有两条电压线(103及119)。当输入线(111)上的极性控制信号具有第二电压(例如，图2中所说明的-4V)时，负区段(104)的电压线(103及119)通过第二电压(例如，-4V)与接地(例如，0V)之间的第二电压差供电。

第一电压(例如，5V)及第二电压(例如，-4V)不同时施加到解码器，使得解码器的所有组件不经受超过5.5V的净操作电压。

正区段(102)的栅极控制线(107)连接到接地。因此，当输入线(111)上的极性控制信号具有第二电压(例如，-4V)时，正区段(102)使输出线(105)与正区段(102)的电压线(101及117)断开。

类似地，负区段(104)的栅极控制线(109)连接到1.2V的预定电压。因此，当极性控制信号具有第一电压(例如，5V)时，负区段(104)使输出线(105)与负区段(104)的电压线(103及119)断开。

当输入线(111)上的极性控制信号具有第一电压(例如，5V)时，正区段(102)基于施加于第一输入线(113)上的电压将输出线(105)连接到正区段(102)的电压线(101及117)中的一者。

当输入线(111)上的极性控制信号具有第二电压(例如，-4V)时，负区段(104)基于施加于第二输入线(115)上的电压将输出线(105)连接到负区段(104)的电压线(103及119)中的一者。

如图1到6中所说明，解码器不具有电平移位电路且在操作中不执行预充电。

图8展示根据一个实施例的经配置具有多路复用解码器的存储器装置。

在图8中，存储器装置包含存储器单元阵列(133)。

图8的存储器装置包含控制器(131)，控制器(131)操作位线驱动器(137)及字线驱动器(135)以存取阵列(133)中的个别存储器单元(例如，101)。

位线驱动器(137)及/或字线驱动器(135)可具有图1到6中所说明的解码器或由所述解码器控制。

可经由用一对位线驱动器及字线驱动器驱动的电压来存取阵列(133)中的每一存储器单元(例如，149)，如图9中所说明。

图9展示根据一个实施例的含具有多路复用解码器的位线驱动器(147)及字线驱动器(145)的存储器单元。

例如，位线驱动器(147)在导线(141)上驱动施加到阵列(133)中的一行存储器单元的第一电压；且字线驱动器(145)在导线(143)上驱动施加到阵列(133)中的一列存储器单元的第二电压。存储器单元阵列(133)的行及列中的存储器单元(149)经受由位线驱动器(147)驱动的第一电压与由字线驱动器(145)驱动的第二电压之间的电压差。当第一电压高于第二电压时，存储器单元(149)经受一个电压极性(例如，正极性)；及当第一电压低于第二电压时，存储器单元(149)经受相反电压极性(例如，负极性)。

位线驱动器(147)及字线驱动器(145)中的至少一者可配置为通过图1到6中所说明的解码器控制的驱动器。

例如，当要选择存储器单元(149)时，位线驱动器(147)以一个极性驱动正高电压(例如，4V)且以相反极性驱动负高电压(例如，-4V)。类似地，字线驱动器(145)以一个极性驱动负高电压(例如，-4V)且以相反极性驱动正高电压(例如，4V)。

例如，当要取消选择存储器单元(149)时，位线驱动器(147)以一个极性驱动低电压(例如，0V)且以相反极性驱动低电压(例如，0V)。当位线驱动器(147)驱动低电压时，字线驱动器(145)可驱动高电压，或驱动低电压。

类似地，当要取消选择存储器单元(149)时，字线驱动器(145)以一个极性驱动低电压(例如，0V)且以相反极性驱动低电压(例如，0V)。当字线驱动器(145)驱动低电压时，位线驱动器(147)可驱动高电压，或驱动低电压。

例如，位线驱动器(137)可用于驱动布置在一个方向上且安置于交叉点存储器的一个层中的平行导线(例如，141)；且字线驱动器(135)可用于驱动布置在另一方向上且安置于交叉点存储器的另一层中的平行导线(例如，143)。连接到位线驱动器(例如，147)的导线(例如，141)及连接到字线驱动器(例如，145)的导线(例如，143)沿正交方向在两层中延伸。存储器单元阵列(133)夹置于两个导线层之间；且在交叉点存储器的集成电路裸片中的两条导线(例如，141及143)的交叉点处形成阵列(133)中的存储器单元(例如，149)。

本公开包含执行上文所描述的方法的方法及设备，包含执行这些方法的数据处理系统，及含有当在数据处理系统上执行时致使系统执行这些方法的指令的计算机可读媒体。

图8的存储器装置可用于数据处理系统中。

典型数据处理系统可包含使微处理器及存储器互连的互连线(例如，总线及系统核心逻辑)。微处理器通常耦合到高速缓存存储器。

互连线使微处理器及存储器互连在一起，且还经由I/O控制器使其互连到输入/输出(I/O)装置。I/O装置可包含显示装置及/或外围装置，例如鼠标、键盘、调制解调器、网络接口、打印机、扫描仪、视频摄像机及所属领域中已知的其它装置。在一个实施例中，当数据处理系统是服务器系统时，一些I/O装置(例如打印机、扫描仪、鼠标及/或键盘)是任选的。

互连线可包含通过各种桥接器、控制器及/或配接器彼此连接的一或多个总线。在一个实施例中，I/O控制器包含用于控制USB(通用串行总线)外围设备的USB配接器、及/或用于控制IEEE-1394外围设备的IEEE-1394总线配接器。

存储器可包含以下中的一或多者：ROM(只读存储器)、易失性RAM(随机存取存储器)及非易失性存储器，例如硬盘、快闪存储器等。

易失性RAM通常实施为动态RAM(DRAM)，其持续需要电力以便刷新或维持存储器中的数据。非易失性存储器通常为磁性硬盘、磁性光驱、光驱(例如，DVD RAM)，或甚至在从系统移除电力之后仍维持数据的其它类型的存储器系统。非易失性存储器还可为随机存取存储器。

非易失性存储器可为直接耦合到数据处理系统中的其余组件的本地装置。还可使用远离系统的非易失性存储器，例如通过网络接口(例如调制解调器或乙太网络接口)耦合到数据处理系统的网络存储装置。

在本公开中，一些功能及操作被描述为通过软件代码执行或通过软件代码引起以简化描述。然而，此类表达还用于指定功能是由通过处理器(例如微处理器)执行代码/指令所致。

替代地或组合地，可使用具有或不具有软件指令的专用电路(例如使用专用集成电路(ASIC)或现场可编程门阵列(FPGA))来实施如此处所描述的功能及操作。可使用无软件指令的硬接线电路或结合软件指令来实施实施例。因此，技术既不限于硬件电路及软件的任何特定组合，也不限于由数据处理系统执行的指令的任何特定来源。

虽然可在完全运作计算机及计算机系统中实施一个实施例，但各个实施例能够以多种形式分发为运算产品且能够被应用，而与用于实际上实现分发的机器或计算机可读媒体的特定类型无关。

所公开的至少一些方面可至少部分体现于软件中。即，可响应于其处理器(例如微处理器)执行含于存储器(例如ROM、易失性RAM、非易失性存储器、高速缓存或远程存储装置)中的指令序列而在计算机系统或其它数据处理系统中实行此类技术。

经执行以实施实施例的例程可实施为操作系统或被称为“计算机程序”的特定应用程序、组件、程序、物件、模块或指令序列的部分。计算机程序通常包含一或多个指令，在计算机中在各种时间在各种存储器及存储装置中设置所述一或多个指令，且所述一或多个指令在通过计算机中的一或多个处理器读取且执行时致使所述计算机进行执行涉及各种方面的元件所必需的操作。

机器可读媒体可用于存储软件及数据，所述软件及数据在通过数据处理系统执行时致使所述系统执行各种方法。可将可执行软件及数据存储于包含例如ROM、易失性RAM、非易失性存储器及/或高速缓存的各种位置中。可将此软件及/或数据的部分存储于这些存储装置中的任一者中。此外，可从集中式服务器或对等网络获得数据及指令。可在不同时间且在不同通信期中或在相同通信期中从不同集中式服务器及/或对等网络获得数据及指令的不同部分。可在执行应用程序之前整体获得数据及指令。替代地，可在执行需要时动态、及时地获得数据及指令的部分。因此，不需要数据及指令在特定时间例子整个在机器可读媒体上。

计算机可读媒体的实例包含但不限于非暂时性、可记录及非可记录型媒体，例如易失性及非易失性存储器装置、只读存储器(ROM)、随机存取存储器(RAM)、快闪存储器装置、软盘及其它可移除磁盘、磁盘存储媒体、光学存储媒体(例如，光盘只读存储器(CDROM)、数位多功能光盘(DVD)等)，等等。计算机可读媒体可存储指令。

指令还可体现在用于电气、光学、声学或其它形式的传播信号(例如载波、红外信号、数位信号等)的数位及类比通信链路中。然而，例如载波、红外信号、数位信号等的传播信号并非有形机器可读媒体且未经配置以存储指令。

一般来说，机器可读媒体包含以可由机器(例如，计算机、网络装置、个人数位助理、制造工具、具有一组一或多个处理器的任何装置等)存取的形式提供(即，存储及/或传输)信息的任何机构。

在各项实施例中，硬接线电路可结合软件指令用于实施技术。因此，技术既不限于硬件电路及软件的任何特定组合，也不限于由数据处理系统执行的指令的任何特定来源。

上文描述及图式是阐释性的且不应被解释为限制性的。描述许多具体细节以提供详尽理解。然而，在某些例子中，未描述众所周知或常规细节以避免使描述不清楚。参考本公开中的一个或一实施例不一定是参考相同实施例；且此类参考意味着至少一个。

在前述说明书中，已参考本公开的特定示范性实施例描述本公开。显而易见，可在不脱离所附权利要求书中所阐述的更广泛精神及范围的情况下对本公开进行各种修改。因此，说明书及图式应被视为意在阐释而非限制。