半导体存储装置的制作方法

半导体存储装置
1.[相关申请案]
[0002]
本技术案享有以日本专利申请案2020-156406号(申请日：2020年9月17日)为基础申请案的优先权。本技术案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]
本实施方式涉及一种半导体存储装置。


背景技术：

[0004]
已知一种具备包含存储晶体管的多个存储器串的半导体存储装置。


技术实现要素：

[0005]
本发明要解决的问题在于提供一种可靠性较高的半导体存储装置。
[0006]
一实施方式的半导体存储装置具备：第1存储器串，包含第1存储单元；第2存储器串，包含第2存储单元；第1位线，连接于第1存储器串；第2位线，连接于第2存储器串；第1字线，连接于第1存储单元及第2存储单元；以及控制电路，电连接于第1位线、第2位线及第1字线。控制电路在对第1存储单元及第2存储单元的第1写入序列的第1编程动作中，向第1位线及第2位线供给第1位线电压。另外，在第1编程动作之后执行的第2编程动作中，向第1位线及第2位线供给大于第1位线电压的第2位线电压或大于第2位线电压的第3位线电压。另外，在第2编程动作之后执行的第3编程动作中，向第1位线供给第2位线电压，向第2位线供给第3位线电压。另外，在第3编程动作之后执行的第4编程动作中，向第1位线供给第3位线电压，向第2位线供给第2位线电压。
[0007]
一实施方式的半导体存储装置具备：第1存储器串，包含第1存储单元；第2存储器串，包含第2存储单元；第1位线，连接于第1存储器串；第2位线，连接于第2存储器串；第1字线，连接于第1存储单元及第2存储单元；第1电压供给线，电连接于第1位线及第2位线；第2电压供给线，电连接于第1位线及第2位线；第1电压传输电路，根据第1信号的输入使第1位线与第1电压供给线导通，根据第2信号的输入使第1位线与第2电压供给线导通；第2电压传输电路，根据第3信号的输入使第2位线与第1电压供给线导通，根据第4信号的输入使第2位线与第2电压供给线导通；以及控制电路，电连接于第1电压供给线、第2电压供给线、第1电压传输电路、第2电压传输电路及第1字线。控制电路在对第1存储单元及第2存储单元的第1写入序列的第1编程动作中，向第1电压传输电路供给第1信号，向第2电压传输电路供给第3信号。另外，在第1编程动作之后执行的第2编程动作中，向第1电压传输电路供给第2信号，向第2电压传输电路供给第4信号。另外，在第2编程动作之后执行的第3编程动作中，在已将第1信号供给到第1电压传输电路，且将第4信号供给到第2电压传输电路的状态下，将供给到第1电压传输电路的信号从第1信号切换到第2信号。另外，在第3编程动作之后执行的第4编程动作中，在已将第2信号供给到第1电压传输电路，且将第3信号供给到第2电压传输电路的状态下，将供给到第2电压传输电路的信号从第3信号切换到第4信号。
附图说明
[0008]
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
[0009]
图2是表示该存储器系统10的构成例的示意性侧视图。
[0010]
图3是表示该构成例的示意性俯视图。
[0011]
图4是表示第1实施方式的存储器裸片md的构成的示意性框图。
[0012]
图5是表示该存储器裸片md的一部分构成的示意性电路图。
[0013]
图6是表示该存储器裸片md的一部分构成的示意性电路图。
[0014]
图7是表示该存储器裸片md的一部分构成的示意性电路图。
[0015]
图8是该存储器裸片md的示意性俯视图。
[0016]
图9是表示该存储器裸片md的一部分构成的示意性立体图。
[0017]
图10是图9的a所示部分的示意性放大图。
[0018]
图11是用来对存储单元mc的阈值电压进行说明的示意性柱状图(histogram)。
[0019]
图12是用来对读出动作进行说明的示意性波形图。
[0020]
图13是用来对读出动作进行说明的示意性剖视图。
[0021]
图14是用来对写入序列进行说明的示意性流程图。
[0022]
图15是用来对写入序列进行说明的示意性波形图。
[0023]
图16是用来对编程动作进行说明的示意性剖视图。
[0024]
图17是用来对验证动作进行说明的示意性剖视图。
[0025]
图18是用来对写入序列进行说明的示意图。
[0026]
图19是用来对写入序列进行说明的示意性波形图。
[0027]
图20是用来对第2实施方式的写入序列进行说明的示意性波形图。
[0028]
图21是用来对第2实施方式的写入序列进行说明的示意图。
[0029]
图22是用来对第2实施方式的写入序列进行说明的示意性波形图。
[0030]
图23是用来对第3实施方式的写入序列进行说明的示意表。
[0031]
图24是用来对第3实施方式的写入序列进行说明的示意性柱状图。
[0032]
图25是用来对第3实施方式的写入序列进行说明的示意性柱状图。
[0033]
图26是用来对另一实施方式的写入序列进行说明的示意性柱状图。
[0034]
图27是用来对另一实施方式的写入序列进行说明的示意性柱状图。
[0035]
图28是用来对另一实施方式的半导体存储装置进行说明的示意性立体图。
[0036]
图29是用来对另一实施方式的半导体存储装置进行说明的示意性立体图。
[0037]
图30是用来对另一实施方式的半导体存储装置进行说明的示意性立体图。
[0038]
图31是用来对另一实施方式的半导体存储装置进行说明的示意性立体图。
具体实施方式
[0039]
接下来，参照附图对实施方式的半导体存储装置进行说明。此外，以下实施方式仅为一例，并非为了限定本发明而示出。另外，以下附图是示意性的图，为便于说明，有时省略一部分构成等。另外，关于多个实施方式，对共通的部分标注相同符号，有时省略说明。
[0040]
另外，在本说明书中，当记为“半导体存储装置”时，可能是指存储器裸片，也可能是指存储器芯片、存储卡、ssd(solid state drive，固态驱动器)等包含控制器裸片的存储
器系统。进而，也可能是指智能手机、平板终端、个人计算机等包含主机的构成。
[0041]
另外，在本说明书中，当记为“控制电路”时，可能是指设置在存储器裸片的定序器等周边电路，可能是指连接于存储器裸片的控制器裸片或控制器芯片等，也可能是指包含这两者的构成。
[0042]
另外，在本说明书中，当记为第1构成“电连接”于第2构成时，可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如在将3个晶体管串联连接的情况下，即使第2个晶体管为断开(off)状态，第1个晶体管也“电连接”于第3个晶体管。
[0043]
另外，在本说明书中，当记为第1构成“连接于”第2构成与第3构成“之间”时，可能是指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。
[0044]
另外，在本说明书中，当记为电路等使2条配线等“导通”时，例如可能是指该电路等包含晶体管等，该晶体管等设置在2条配线间的电流路径上，该晶体管等成为接通(on)状态。
[0045]
另外，在本说明书中，将与衬底上表面平行的指定方向称为x方向，将与衬底上表面平行且与x方向垂直的方向称为y方向，将与衬底上表面垂直的方向称为z方向。
[0046]
另外，在本说明书中，有时将沿指定面的方向称为第1方向，将沿着该指定面且与第1方向交叉的方向称为第2方向，将与该指定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与x方向、y方向及z方向中任一方向对应，也可不对应。
[0047]
另外，在本说明书中，“上”或“下”等的表述是以衬底为基准。例如，将沿着所述z方向离开衬底的方向称为上，将沿着z方向靠近衬底的方向称为下。另外，当对某构成称下表面或下端时，是指该构成的衬底侧的面或端部，当称上表面或上端时，是指该构成的与衬底为相反侧的面或端部。另外，将与x方向或y方向交叉的面称为侧面等。
[0048]
[第1实施方式]
[0049]
[存储器系统10]
[0050]
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
[0051]
存储器系统10根据由主机20发送的信号进行用户数据的读出、写入、抹除等。存储器系统10例如为存储器芯片、存储卡、ssd或其它可存储用户数据的系统。存储器系统10具备存储用户数据的多个存储器裸片md、以及连接于这多个存储器裸片md及主机20的控制器裸片cd。控制器裸片cd例如具备处理器、ram(random access memory，随机存取存储器)等，进行逻辑地址与物理地址的转换、比特错误检测/纠正、垃圾回收(压缩)、损耗均衡等处理。
[0052]
图2是表示本实施方式的存储器系统10的构成例的示意性侧视图。图3是表示该构成例的示意性俯视图。为便于说明，图2及图3中省略一部分构成。
[0053]
如图2所示，本实施方式的存储器系统10具备安装衬底msb、在安装衬底msb上积层的多个存储器裸片md、及积层于存储器裸片md上的控制器裸片cd。在安装衬底msb上表面中的y方向端部区域设置着焊垫电极p，另一部分区域经由接着剂等接着于存储器裸片md的下表面。在存储器裸片md上表面中的y方向端部区域设置着焊垫电极p，其它区域经由接着剂等接着于另一存储器裸片md或控制器裸片cd的下表面。在控制器裸片cd上表面中的y方向端部区域设置着焊垫电极p。
[0054]
如图3所示，安装衬底msb、多个存储器裸片md及控制器裸片cd分别具备沿x方向排
列的多个焊垫电极p。设置在安装衬底msb、多个存储器裸片md及控制器裸片cd的多个焊垫电极p分别经由键合线b相互连接。
[0055]
此外，图2及图3所示的构成仅为示例，可适当调整具体构成。例如图2及图3所示的例子中，控制器裸片cd积层于多个存储器裸片md上，这些构成是通过键合线b连接。在这种构成中，多个存储器裸片md及控制器裸片cd包含在一个封装体内。然而，控制器裸片cd也可与存储器裸片md分开地包含在不同封装体内。另外，多个存储器裸片md与控制器裸片cd也可经由贯通电极等相互连接，而不是键合线b。
[0056]
[存储器裸片md的电路构成]
[0057]
图4是表示第1实施方式的存储器裸片md的构成的示意性框图。图5～图7是表示存储器裸片md的一部分构成的示意性电路图。
[0058]
此外，图4中图示出多个控制端子等。这多个控制端子有时作为与高有效信号(正逻辑信号)对应的控制端子而示出，有时作为与低有效信号(负逻辑信号)对应的控制端子而示出，有时作为与高有效信号及低有效信号这两种信号对应的控制端子而示出。图4中，与低有效信号对应的控制端子的符号包含上横线(上划线)。在本说明书中，与低有效信号对应的控制端子的符号包含斜线(“/”)。此外，图4的记载为示例，可适当调整具体形态。例如，也可将一部分或全部高有效信号作为低有效信号，或者将一部分或全部低有效信号作为高有效信号。
[0059]
如图4所示，存储器裸片md具备存储数据的存储单元阵列mca、及连接于存储单元阵列mca的周边电路pc。周边电路pc具备电压产生电路vg、行解码器rd、感测放大器模块sam及定序器sqc。另外，周边电路pc具备高速缓冲存储器cm、地址寄存器adr、指令寄存器cmr及状态寄存器str。另外，周边电路pc具备输入输出控制电路i/o及逻辑电路ctr。
[0060]
[存储单元阵列mca的电路构成]
[0061]
如图5所示，存储单元阵列mca具备多个存储块blk。这多个存储块blk分别具备多个串组件su。这多个串组件su分别具备多个存储器串ms。这些多个存储器串ms的一端分别经由位线bl连接于周边电路pc。另外，这多个存储器串ms的另一端分别经由共通的源极线sl连接于周边电路pc。
[0062]
存储器串ms具备串联连接在位线bl与源极线sl之间的漏极侧选择晶体管std、多个存储单元mc(存储晶体管)、源极侧选择晶体管sts、及源极侧选择晶体管stsb。以下，有时将漏极侧选择晶体管std、源极侧选择晶体管sts及源极侧选择晶体管stsb简称为选择晶体管(std、sts、stsb)。
[0063]
存储单元mc是场效型晶体管，具备作为信道区域发挥功能的半导体层、包含电荷蓄积膜的栅极绝缘膜、及栅极电极。存储单元mc的阈值电压根据电荷蓄积膜中的电荷量而发生变化。存储单元mc存储1比特或多比特数据。此外，在与1个存储器串ms对应的多个存储单元mc分别连接着字线wl。这些字线wl分别作为1个存储块blk中所有存储器串ms包含的存储单元mc的栅极电极发挥功能。
[0064]
选择晶体管(std、sts、stsb)是场效型晶体管，具备作为信道区域发挥功能的半导体层、栅极绝缘膜及栅极电极。在选择晶体管(std、sts、stsb)的栅极电极上分别连接着选择栅极线(sgd、sgs、sgsb)。漏极侧选择栅极线sgd与串组件su对应设置，作为1个串组件su中所有存储器串ms包含的漏极侧选择晶体管std的栅极电极发挥功能。源极侧选择栅极线
sgs作为多个串组件su中所有存储器串ms包含的源极侧选择晶体管sts的栅极电极发挥功能。源极侧选择栅极线sgsb作为多个串组件su中所有存储器串ms包含的源极侧选择晶体管stsb的栅极电极发挥功能。
[0065]
[电压产生电路vg的电路构成]
[0066]
例如如图5所示，电压产生电路vg(图4)连接于多条电压供给线31。电压产生电路vg例如包含调节器等降压电路及电荷泵电路32等升压电路。这些降压电路及升压电路分别连接于被供给电源电压v
cc
及接地电压v
ss
(图4)的电压供给线。这些电压供给线例如连接于参照图2、图3所描述的焊垫电极p。电压产生电路vg例如根据来自定序器sqc的控制信号产生多种动作电压，将它们同时输出到多条电压供给线31，所述多种动作电压是对存储单元阵列mca进行读出动作、写入动作及抹除动作时施加到位线bl、源极线sl、字线wl及选择栅极线(sgd、sgs、sgsb)的电压。从电压供给线31输出的动作电压根据来自定序器sqc的控制信号适当进行调整。
[0067]
[行解码器rd的电路构成]
[0068]
例如如图5所示，行解码器rd(图4)具备对地址数据d
add
进行解码的地址解码器22、以及根据地址解码器22的输出信号向存储单元阵列mca传输动作电压的块选择电路23及电压选择电路24。
[0069]
地址解码器22具备多条块选择线blksel及多条电压选择线33。地址解码器22例如按照来自定序器sqc的控制信号依序参照地址寄存器adr(图4)的行地址ra，对该行地址ra进行解码，将与行地址ra对应的指定块选择晶体管35及电压选择晶体管37设为接通状态，将除此以外的块选择晶体管35及电压选择晶体管37设为断开状态。例如，将指定块选择线blksel及电压选择线33的电压设为“h”状态，将除此以外的电压设为“l”状态。此外，在使用p信道型晶体管而不是n信道型晶体管的情况下，对这些配线施加相反电压。
[0070]
此外，图示的例子中，在地址解码器22中，对每1个存储块blk各设置1条块选择线blksel。但是，可适当变更该构成。例如也可以是每2个以上的存储块blk具备1条块选择线blksel。
[0071]
块选择电路23具备与存储块blk对应的多个块选择部34。这多个块选择部34分别具备与字线wl及选择栅极线(sgd、sgs、sgsb)对应的多个块选择晶体管35。块选择晶体管35例如为场效型耐压晶体管。块选择晶体管35的漏极电极分别电连接于对应的字线wl或选择栅极线(sgd、sgs、sgsb)。源极电极分别经由配线cg及电压选择电路24电连接于电压供给线31。栅极电极共通连接于对应的块选择线blksel。
[0072]
此外，块选择电路23还具备未图示的多个晶体管。这多个晶体管是连接在选择栅极线(sgd、sgs、sgsb)与被供给接地电压v
ss
的电压供给线之间的场效型耐压晶体管。这多个晶体管对非选择存储块blk所包含的选择栅极线(sgd、sgs、sgsb)供给接地电压v
ss
。此外，非选择存储块blk所包含的多条字线wl成为浮动状态。
[0073]
电压选择电路24具备与字线wl及选择栅极线(sgd、sgs、sgsb)对应的多个电压选择部36。这多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线cg及块选择电路23电连接于对应的字线wl或选择栅极线(sgd、sgs、sgsb)。源极端子分别电连接于对应的电压供给线31。栅极电极分别连接于对应的电压选择线33。
[0074]
此外，图示的例子中，示出了配线cg经由一个电压选择晶体管37连接于电压供给线31的例子。但是，这种构成仅为例示，可适当调整具体构成。例如，配线cg也可经由2个以上电压选择晶体管37连接于电压供给线31。
[0075]
[感测放大器模块sam的电路构成]
[0076]
例如如图6所示，感测放大器模块sam(图4)具备与多条位线bl对应的多个感测放大器组件sau。感测放大器组件sau分别具备连接于位线bl的感测放大器sa、连接于感测放大器sa的配线lbus、连接于配线lbus的闩锁电路sdl、dl0～dln
l
(n
l
为自然数)、以及连接于配线lbus的预充电用充电晶体管55(图7)。感测放大器组件sau内的配线lbus经由开关晶体管dsw连接于配线dbus。
[0077]
如图7所示，感测放大器sa具备根据流向位线bl的电流释放配线lbus的电荷的感测晶体管41。感测晶体管41的源极电极连接于被供给接地电压v
ss
的电压供给线。漏极电极经由开关晶体管42连接于配线lbus。栅极电极经由感测节点sen、放电晶体管43、节点com、箝位晶体管44及耐压晶体管45连接于位线bl。此外，感测节点sen经由电容器48连接于内部控制信号线clksa。
[0078]
另外，感测放大器sa具备电压传输电路，该电压传输电路根据闩锁在闩锁电路sdl的数据，使节点com及感测节点sen选择性与被供给电压v
dd
的电压供给线或被供给电压v
src
的电压供给线导通。该电压传输电路具备节点n1、连接在节点n1与感测节点sen之间的充电晶体管46、连接在节点n1与节点com之间的充电晶体管49、连接在节点n1与被供给电压v
dd
的电压供给线之间的充电晶体管47、及连接在节点n1与被供给电压v
src
的电压供给线之间的放电晶体管50。此外，充电晶体管47及放电晶体管50的栅极电极共通连接于闩锁电路sdl的节点inv_s。
[0079]
此外，感测晶体管41、开关晶体管42、放电晶体管43、箝位晶体管44、充电晶体管46、充电晶体管49及放电晶体管50例如为增强型nmos(n-channel metal oxide semiconductor，n型金氧半导体)晶体管。耐压晶体管45例如为耗尽型nmos晶体管。充电晶体管47例如为pmos(p-channel metal oxide semiconductor，p型金氧半导体)晶体管。
[0080]
另外，开关晶体管42的栅极电极连接于信号线stb。放电晶体管43的栅极电极连接于信号线xxl。箝位晶体管44的栅极电极连接于信号线blc。耐压晶体管45的栅极电极连接于信号线bls。充电晶体管46的栅极电极连接于信号线hll。充电晶体管49的栅极电极连接于信号线blx。这些信号线stb、xxl、blc、bls、hll、blx连接于定序器sqc。
[0081]
闩锁电路sdl具备节点lat_s、inv_s、包含连接于节点lat_s的输出端子及连接于节点inv_s的输入端子的逆变器51、包含连接于节点lat_s的输入端子及连接于节点inv_s的输出端子的逆变器52、连接于节点lat_s及配线lbus的开关晶体管53、以及连接于节点inv_s及配线lbus的开关晶体管54。开关晶体管53、54例如为nmos晶体管。开关晶体管53的栅极电极经由信号线stl连接于定序器sqc。开关晶体管54的栅极电极经由信号线sti连接于定序器sqc。
[0082]
闩锁电路dl0～dln
l
与闩锁电路sdl大致相同地构成。但是，如上所述，闩锁电路sdl的节点inv_s与感测放大器sa中的充电晶体管47及放电晶体管50的栅极电极导通。闩锁电路dl0～dln
l
在这方面与闩锁电路sdl不同。
[0083]
开关晶体管dsw例如为nmos晶体管。开关晶体管dsw连接在配线lbus与配线dbus之
间。开关晶体管dsw的栅极电极经由信号线dbs(图6)连接于定序器sqc。
[0084]
此外，如图6中例示，所述信号线stb、hll、xxl、blx、blc、bls分别在感测放大器模块sam中所包含的所有感测放大器组件sau之间共通连接。另外，所述被供给电压v
dd
的电压供给线及被供给电压v
src
的电压供给线分别在感测放大器模块sam中所包含的所有感测放大器组件sau之间共通连接。另外，闩锁电路sdl的信号线sti及信号线stl分别在感测放大器模块sam中所包含的所有感测放大器组件sau之间共通连接。同样，闩锁电路dl0～dln
l
中与信号线sti及信号线stl对应的信号线ti0～tin
l
、tl0～tln
l
分别在感测放大器模块sam中所包含的所有感测放大器组件sau之间共通连接。另一方面，所述信号线dbs分别与感测放大器模块sam中所包含的所有感测放大器组件sau对应设置多个。
[0085]
[高速缓冲存储器cm的电路构成]
[0086]
高速缓冲存储器cm(图4)具备多个闩锁电路，这多个闩锁电路经由配线dbus连接于感测放大器模块sam内的闩锁电路dl0～dln
l
。这多个闩锁电路中所包含的数据dat依序传输到感测放大器模块sam或输入输出控制电路i/o。
[0087]
另外，在高速缓冲存储器cm上连接着未图示的解码电路及开关电路。解码电路对保存在地址寄存器adr(图4)的列地址ca进行解码。开关电路根据解码电路的输出信号使与列地址ca对应的闩锁电路与总线db(图4)导通。
[0088]
[定序器sqc的电路构成]
[0089]
定序器sqc(图4)按照保存在指令寄存器cmr的指令数据d
cmd
，向行解码器rd、感测放大器模块sam及电压产生电路vg输出内部控制信号。另外，定序器sqc适当将表示自身状态的状态数据d
st
输出到状态寄存器str。
[0090]
另外，定序器sqc产生待命/忙碌信号并将其输出到端子ry//by。在端子ry//by为“l”状态的期间(忙碌期间)，基本上禁止对存储器裸片md的存取。另外，在端子ry//by为“h”状态的期间(待命期间)，允许对存储器裸片md的存取。此外，端子ry//by例如是通过参照图2、图3所描述的焊垫电极p来实现。
[0091]
[输入输出控制电路i/o的电路构成]
[0092]
输入输出控制电路i/o具备数据信号输入输出端子dq0～dq7、时脉信号输入输出端子dqs、/dqs、以及连接于数据信号输入输出端子dq0～dq7的比较器等输入电路及ocd(off chip driver，离线驱动调校)电路等输出电路。另外，输入输出电路i/o具备连接于这些输入电路及输出电路的移位寄存器、以及缓冲电路。输入电路、输出电路、移位寄存器及缓冲电路分别连接于被供给电源电压v
ccq
及接地电压v
ss
的端子。数据信号输入输出端子dq0～dq7、时脉信号输入输出端子dqs、/dqs、及被供给电源电压v
ccq
的端子例如是通过参照图2、图3所描述的焊垫电极p来实现。经由数据信号输入输出端子dq0～dq7输入的数据根据来自逻辑电路ctr的内部控制信号，从缓冲电路输出到高速缓冲存储器cm、地址寄存器adr或指令寄存器cmr。另外，经由数据信号输入输出端子dq0～dq7输出的数据根据来自逻辑电路ctr的内部控制信号，从高速缓冲存储器cm或状态寄存器str输入到缓冲电路。
[0093]
[逻辑电路ctr的电路构成]
[0094]
逻辑电路ctr(图4)经由外部控制端子/cen、cle、ale、/we、re、/re从控制器裸片cd接收外部控制信号，据此向输入输出控制电路i/o输出内部控制信号。此外，外部控制端子/cen、cle、ale、/we、re、/re例如是通过参照图2、图3所描述的焊垫电极p来实现。
[0095]
[存储器裸片md的构造]
[0096]
图8是存储器裸片md的示意性俯视图。图9是表示存储器裸片md的一部分构成的示意性立体图。图10是表示图9的a所示部分的示意性放大图。
[0097]
如图8所示，存储器裸片md具备半导体衬底100。图示的例子中，在半导体衬底100设置着沿x方向排列的2个存储单元阵列区域r
mca
。在存储单元阵列区域r
mca
设置着沿y方向排列的多个存储块blk。在y方向上相邻的2个存储块blk之间设置着块间构造st(图9)。另外，在这2个存储单元阵列区域r
mca
之外的区域设置着周边电路区域r
pc
(图8)。
[0098]
半导体衬底100例如为半导体衬底，包含含有硼(b)等p型杂质的p型硅(si)。在半导体衬底100表面例如设置着包含磷(p)等n型杂质的n型阱区域、包含硼(b)等p型杂质的p型阱区域、不设置n型阱区域及p型阱区域的半导体衬底区域、以及绝缘区域。n型阱区域、p型阱区域及半导体衬底区域分别作为构成周边电路pc的多个晶体管、及多个电容器等的一部分发挥功能。
[0099]
例如如图9所示，存储块blk具备沿z方向排列的多个导电层110、沿z方向延伸的多个半导体层120、及分别设置在多个导电层110与多个半导体层120之间的多个栅极绝缘膜130。
[0100]
导电层110是沿x方向延伸的大致板状导电层。导电层110可包含氮化钛(tin)等的阻挡导电膜及钨(w)等的金属膜的积层膜等。另外，导电层110例如也可包含含有磷(p)或硼(b)等杂质的多晶硅等。在沿z方向排列的多个导电层110之间设置着氧化硅(sio2)等的绝缘层101。
[0101]
在导电层110的下方设置着导电层111。导电层111例如可包含氮化钛(tin)等的阻挡导电膜及钨(w)等的金属膜的积层膜等。另外，在导电层111与导电层110之间设置着氧化硅(sio2)等的绝缘层101。
[0102]
导电层111作为源极侧选择栅极线sgsb(图5)及与其连接的多个源极侧选择晶体管stsb的栅极电极发挥功能。导电层111在每个存储块blk中电独立。
[0103]
另外，多个导电层110中位于最下层的一个或多个导电层110作为源极侧选择栅极线sgs(图5)及与其连接的多个源极侧选择晶体管sts的栅极电极发挥功能。
[0104]
另外，位于比其更上方的多个导电层110作为字线wl(图5)及与其连接的多个存储单元mc(图5)的栅极电极发挥功能。这多个导电层110分别与在x方向上相邻的多个导电层110电连接。另外，这多个导电层110分别在每个存储块blk中电独立。
[0105]
另外，位于比其更上方的一个或多个导电层110作为漏极侧选择栅极线sgd及与其连接的多个漏极侧选择晶体管std(图5)的栅极电极发挥功能。例如如图9所示，在y方向上相邻的2个导电层110之间设置着串组件间绝缘层she。这多个导电层110分别在每个串组件su中电独立。
[0106]
此外，在这多个导电层110的x方向端部设置着与多个接点cc的连接部。这多个接点cc沿z方向延伸，在下端与导电层110连接。接点cc例如可包含氮化钛(tin)等的阻挡导电膜及钨(w)等的金属膜的积层膜等。
[0107]
半导体层120沿x方向及y方向以指定图案排列。半导体层120作为1个存储器串ms(图1)所包含的多个存储单元mc及选择晶体管(std、sts、stsb)的信道区域发挥功能。半导体层120例如为多晶硅(si)等的半导体层。半导体层120例如具有大致有底圆筒状的形状，
在中心部分设置着氧化硅等的绝缘层125。另外，半导体层120的外周面分别由导电层110包围，与导电层110对向。
[0108]
在半导体层120的上端部设置着包含磷(p)等n型杂质的杂质区域121。杂质区域121经由接点ch及接点cb连接于沿y方向延伸的位线bl。
[0109]
半导体层120的下端部经由包含单晶硅(si)等的半导体层122连接于半导体衬底100的p型阱区域。半导体层122作为源极侧选择晶体管stsb的信道区域发挥功能。半导体层122的外周面由导电层111包围，与导电层111对向。在半导体层122与导电层111之间设置着氧化硅等的绝缘层123。
[0110]
栅极绝缘膜130具有覆盖半导体层120外周面的大致圆筒状的形状。
[0111]
例如如图10所示，栅极绝缘膜130具备在半导体层120与导电层110之间积层的隧道绝缘膜131、电荷蓄积膜132及块绝缘膜133。隧道绝缘膜131及块绝缘膜133例如为氧化硅(sio2)等的绝缘膜。电荷蓄积膜132例如为氮化硅(si3n4)等的能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132、及块绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面沿z方向延伸。
[0112]
此外，图10中示出了栅极绝缘膜130具备氮化硅等的电荷蓄积膜132的例子。然而，栅极绝缘膜130例如也可具备包含n型或p型杂质的多晶硅等的浮动栅极。
[0113]
例如如图9所示，块间构造st具备沿z方向及x方向延伸的导电层140、及设置在导电层140侧面的绝缘层141。导电层140连接于设置在半导体衬底100的p型阱区域的n型杂质区域。导电层140例如可包含氮化钛(tin)等的阻挡导电膜及钨(w)等的金属膜的积层膜等。导电层140例如作为源极线sl(图5)的一部分发挥功能。
[0114]
[存储单元mc的阈值电压]
[0115]
接下来，参照图11对存储单元mc的阈值电压进行说明。
[0116]
如上所述，存储单元阵列mca具备多个存储单元mc。在对这多个存储单元mc进行写入序列的情况下，这些存储单元mc的阈值电压被控制为多种状态。
[0117]
图11是用来对记录4比特数据的存储单元mc的阈值电压进行说明的示意性柱状图。横轴表示字线wl的电压，纵轴表示存储单元mc的数量。
[0118]
图11的例子中，存储单元mc的阈值电压被控制为16种状态。例如，被控制为s1状态的存储单元mc的阈值电压大于图11的读出电压v
cg1r
及验证电压v
vfy1
，小于读出电压v
cg2r
及验证电压v
vfy2
。另外，所有存储单元mc的阈值电压小于图11的读出路径电压v
read
。
[0119]
例如，er状态对应于最低的阈值电压(抹除状态的存储单元mc的阈值电压)。例如可将数据“1111”分配给与er状态对应的存储单元mc。
[0120]
另外，s1状态对应于比与所述er状态对应的阈值电压高的阈值电压。例如可将数据“1011”分配给与s1状态对应的存储单元mc。
[0121]
另外，s2状态对应于比与所述s1状态对应的阈值电压高的阈值电压。例如可将数据“0011”分配给与s2状态对应的存储单元mc。
[0122]
以下同样如此，图中的s3状态～s15状态对应于比与s2状态～s14状态对应的阈值电压高的阈值电压。例如可将除所述“1111”、“1011”、“0011”以外的4比特数据分配给与这些分布对应的存储单元mc。
[0123]
此外，可适当变更记录在存储单元mc的数据的比特数、状态数、对各状态的数据分
配等。
[0124]
例如，在将“1”分配给er状态及s1状态～s7状态的所有第4比特，将“0”分配给s8状态～s15状态的所有第4比特的情况下，读出第4比特数据时，向字线wl供给读出电压v
cg8r
。
[0125]
另外，例如在将“1”分配给er状态及s1状态～s3状态的所有第3比特，将“0”分配给s4状态～s11状态的所有第3比特，将“1”分配给s12状态～s15状态的所有第3比特的情况下，读出第3比特数据时，向字线wl供给读出电压v
cg4r
、v
cg12r
。
[0126]
[读出动作]
[0127]
接下来，参照图12及图13对本实施方式的半导体存储装置的读出动作进行说明。图12是用来对读出动作进行说明的示意性波形图。图13是用来对读出动作进行说明的示意性剖视图。
[0128]
此外，以下说明中有时将成为动作对象的字线wl称为选择字线wls，将除此以外的字线wl称为非选择字线wlu。另外，以下说明中对如下例子进行说明，即，对成为动作对象的串组件su所包含的多个存储单元mc中连接于选择字线wls的存储单元mc(以下，有时称为“选择存储单元mc”)执行读出动作。另外，有时将包含属于一个串组件su且与同一字线wl对应的所有存储单元mc的构成称为页pg。
[0129]
执行读出动作时，从控制器裸片cd向存储器裸片md输入旨在使其执行读出动作的指令集。该指令集包含旨在使其执行读出动作的指令数据d
cmd
、以及指定出成为读出动作对象的页pg、存储块blk、存储器裸片md等的地址数据d
add
。
[0130]
在读出动作的时点t101，端子ry//by(图4)成为“l”状态。另外，在时点t101，例如进行位线bl的充电等。例如使“h”闩锁在图7的闩锁电路sdl，将信号线stb、xxl、blc、bls、hll、blx的状态设为“l、l、h、h、h、h”。由此，向位线bl及感测节点sen供给电压v
dd
，开始它们的充电。另外，例如向源极线sl(图5)供给电压v
src
，开始它们的充电。电压v
src
的大小例如与接地电压v
ss
为相同程度。电压v
src
例如大于接地电压v
ss
，小于电压v
dd
。
[0131]
在读出动作的时点t102，例如如图12所示，向选择字线wls及非选择字线wlu供给读出路径电压v
read
，使所有存储单元mc为接通状态。另外，向选择栅极线(sgd、sgs、sgsb)供给电压v
sg
，使选择晶体管(std、sts、stsb)为接通状态。
[0132]
在读出动作的时点t103，向选择字线wls供给读出电压v
cgr
(v
cg1r
～v
cg15r
中的任一个)。由此，例如如图13所示，一部分选择存储单元mc成为接通状态，其余选择存储单元mc成为断开状态。
[0133]
在读出动作的时点t104～时点t105，例如如图12所示，利用感测放大器模块sam(图6)检测选择存储单元mc的接通状态/断开状态。例如，经由图7的充电晶体管55对配线lbus充电。另外，在时点t104将信号线stb、xxl、blc、bls、hll、blx的状态设为“l、h、h、h、l、h”，将感测节点sen的电荷释放到位线bl。此处，在与接通状态的存储单元mc对应的位线bl上连接的感测节点sen的电压相对大幅减小。另一方面，在与断开状态的存储单元mc对应的位线bl上连接的感测节点sen的电压减小不大。另外，在时点t105将信号线stb、xxl、blc、bls、hll、blx的状态设为“h、l、h、h、l、h”，释放或维持配线lbus的电荷。另外，将信号线stl设为“h”状态，使表示选择存储单元mc状态的数据闩锁在闩锁电路dl0～dln
l
中的任一个。
[0134]
在读出动作的时点t106～时点t108，向选择字线wls供给另一读出电压v
cgr
(v
cg1r
～v
cg15r
中的任一个)，利用感测放大器模块sam(图6)检测选择存储单元mc的接通状态/断开状
态，获取表示选择存储单元mc状态的数据。此时，信号线xxl在时点t106成为“h”状态，在时点t107成为“l”状态。
[0135]
在读出动作的时点t108，向选择字线wls及非选择字线wlu供给读出路径电压v
read
，使所有存储单元mc为接通状态。另外，向选择栅极线(sgd、sgs、sgsb)供给电压v
sg
，使选择晶体管(std、sts、stsb)为接通状态。
[0136]
在读出动作的时点t109，向选择字线wls、非选择字线wlu及选择栅极线(sgd、sgs、sgsb)供给接地电压v
ss
。
[0137]
其后，通过对闩锁在闩锁电路dl0～dln
l
的数据适当执行及(and)、或(or)等逻辑运算等，算出记录在存储单元mc的数据，并传输到高速缓冲存储器cm(图4)。
[0138]
此外，图12的例子中示出了读出动作中向选择字线wls供给2种读出电压v
cgr
的例子。然而，读出动作中供给到选择字线wls的读出电压v
cgr
的种数可为1种，也可为3种以上。
[0139]
[写入序列]
[0140]
接下来，参照图14～图17对半导体存储装置的写入序列进行说明。图14是用来对写入序列进行说明的示意性流程图。图15是用来对写入序列进行说明的示意性波形图。图16是用来对写入序列中所包含的编程动作进行说明的示意性剖视图。图17是用来对写入序列中所包含的验证动作进行说明的示意性剖视图。
[0141]
执行写入序列时，从控制器裸片cd向存储器裸片md输入旨在使其执行写入序列的指令集。该指令集包含旨在使其执行写入序列的指令数据d
cmd
、指定出成为写入序列对象的页pg、存储块blk、存储器裸片md等的地址数据d
add
、及写入到页pg内存储单元mc的数据dat。伴随于此，在时点t201端子ry//by成为“l”状态(图15)。
[0142]
在步骤s101(图14)中，将循环次数nw设定为1。循环次数nw是表示写入循环(包括步骤s102及步骤s103的处理)次数的变量。循环次数nw记录在寄存器等。另外，在该步骤中，使写入序列中记录在选择存储单元mc的位线bl数
×
4比特数据闩锁在闩锁电路dl0～dln
l
。
[0143]
在步骤s102中，进行编程动作。
[0144]
在编程动作的时点t211(图15)，例如向位线blw供给电压v
src
，向位线bl
p
供给电压v
dd
，所述位线blw连接于多个选择存储单元mc中进行阈值电压调整的选择存储单元mc(以下，有时称为“写入存储单元mc”)，所述位线bl
p
连接于多个选择存储单元mc中不进行阈值电压调整的选择存储单元mc(以下，有时称为“禁止存储单元mc”)。例如使“l”闩锁在与位线blw对应的闩锁电路sdl(图7)，使“h”闩锁在与位线bl
p
对应的闩锁电路sdl(图7)。另外，将信号线stb、xxl、blc、bls、hll、blx的状态设为“l、l、h、h、l、h”。
[0145]
在编程动作的时点t212(图15)，使写入存储单元mc选择性与位线blw导通。例如向漏极侧选择栅极线sgd供给电压v
sgd
。电压v
sgd
例如小于图12的电压v
sg
。由此，与被供给电压v
src
的位线blw对应的漏极侧选择晶体管std成为接通状态，与被供给电压v
dd
的位线bl
p
对应的漏极侧选择晶体管std成为断开状态。
[0146]
另外，在编程动作的时点t212，向选择字线wls及非选择字线wlu供给写入路径电压v
pass
，使所有存储单元mc为接通状态。写入路径电压v
pass
例如大于图12的读出路径电压v
read
。
[0147]
在编程动作的时点t213向位线bl
qpw
供给电压v
qpw
，所述位线bl
qpw
连接于多个写入存储单元mc中阈值电压在某程度上接近目标值的写入存储单元mc(以下，有时称为“弱写入
存储单元mc”)。例如在时点t213之前预先调整图7的箝位晶体管44的栅极电压。此时，经由放电晶体管50向位线blw供给电压v
src
，因此位线blw的电压不发生变动。另外，位线bl
p
通过箝位晶体管44与感测放大器sa(图7)分离。接下来，在时点t213将闩锁在与位线bl
qpw
对应的闩锁电路sdl(图7)的数据从“l”切换到“h”。由此，与弱写入存储单元mc对应的感测放大器sa的节点com(图7)的电压从电压v
src
切换到电压v
dd
。另外，与其对应的位线bl的电压被箝位晶体管44箝位，从电压v
src
切换到电压v
qpw
。
[0148]
在编程动作的时点t214向选择字线wls供给编程电压v
pgm
。编程电压v
pgm
大于写入路径电压v
pass
。
[0149]
此处，例如如图16所示，向连接于位线blw的半导体层120的信道供给电压v
src
。在这种半导体层120与选择字线wls之间产生相对较大的电场。由此，半导体层120的信道中的电子经由隧道绝缘膜131(图10)穿隧到电荷蓄积膜132(图10)中。由此，写入存储单元mc的阈值电压相对大幅增加。
[0150]
另外，向连接于位线bl
qpw
的半导体层120的信道供给电压v
qpw
。在这种半导体层120与选择字线wls之间产生比所述电场小的电场。由此，半导体层120的信道中的电子经由隧道绝缘膜131(图10)穿隧到电荷蓄积膜132(图10)中。由此，弱写入存储单元mc的阈值电压相对小幅增加。
[0151]
另外，连接于位线bl
p
的半导体层120的信道呈电浮动状态，该信道的电位通过与非选择字线wlu的电容耦合而上升到写入路径电压v
pass
程度。在这种半导体层120与选择字线wls之间仅产生比所述任一电场小的电场。因此，半导体层120的信道中的电子不穿隧到电荷蓄积膜132(图10)中。因此，禁止存储单元mc的阈值电压不增大。
[0152]
在编程动作的时点t215，向选择字线wls及非选择字线wlu供给写入路径电压v
pass
，使所有存储单元mc为接通状态。
[0153]
在编程动作的时点t216，向选择字线wls、非选择字线wlu及选择栅极线(sgd、sgs、sgsb)供给接地电压v
ss
。
[0154]
在步骤s103(图14)中进行验证动作。
[0155]
在验证动作的时点t221，例如如图15所示向选择字线wls及非选择字线wlu供给读出路径电压v
read
，使所有存储单元mc为接通状态。另外，向选择栅极线(sgd、sgs、sgsb)供给电压v
sg
，使选择晶体管(std、sts、stsb)为接通状态。
[0156]
在验证动作的时点t222向选择字线wls供给指定的验证电压(图15的例子中为验证电压v
vfy1
)。由此，例如如图17所示一部分选择存储单元mc成为接通状态，其余选择存储单元mc成为断开状态。
[0157]
另外，在时点t222例如进行位线bl的充电等。此时，例如基于闩锁电路dl0～dln
l
内的数据，向连接于与特定状态(图15的例子中为s1状态)对应的存储单元mc的位线bl(图15的例子中为位线bl
s1
)供给电压v
bl
+v
sl
，向其它位线bl供给电压v
src
。
[0158]
在验证动作的时点t223～时点t224，例如如图15所示利用感测放大器模块sam(图6)检测连接于位线bl
s1
的存储单元mc的接通状态/断开状态，获取表示该存储单元mc状态的数据。此时，可使表示存储单元mc的接通状态/断开状态的数据等闩锁在闩锁电路dl0～dln
l
。
[0159]
在验证动作的时点t225～时点t226，例如如图15所示利用感测放大器模块sam(图
6)检测连接于位线bl
s1
的存储单元mc的接通状态/断开状态，获取表示该存储单元mc状态的数据。此时，可使表示存储单元mc的接通状态/断开状态的数据等闩锁在闩锁电路dl0～dln
l
。
[0160]
此外，时点t223～时点t224期间的时间t1比时点t225～时点t226期间的时间t2短。因此，在时点t223～时点t224从感测节点sen(图7)释放的电荷少于在时点t225～时点t226从感测节点sen(图7)释放的电荷。
[0161]
例如，在时点t225～时点t226期间检测到的数据中被判定为断开状态的存储单元mc中，阈值电压达到目标值的可能性较高。这种存储单元mc的至少一部分在下一次以后的写入循环中作为禁止存储单元mc。
[0162]
另外，例如在时点t225～时点t226期间检测到的数据中被判定为接通状态且在时点t223～时点t224期间检测到的数据中被判定为断开状态的存储单元mc中，阈值电压在某程度上接近目标值的可能性较高。这种存储单元mc的至少一部分在下一次写入循环中作为弱写入存储单元mc。
[0163]
另外，例如在时点t223～时点t224期间检测到的数据中被判定为接通状态的存储单元mc中，阈值电压在某程度上偏离目标值的可能性较高。这种存储单元mc的至少一部分在下一次写入循环中作为写入存储单元mc。
[0164]
在验证动作的时点t227～时点t231，对其它状态的存储单元mc(图15的例子中为s2状态)进行与时点t222～时点t226相同的处理。此外，图15中将连接于与s2状态对应的存储单元mc的位线bl记为位线bl
s2
。
[0165]
在验证动作的时点t232～时点t236，对其它状态的存储单元mc(图15的例子中为s3状态)进行与时点t222～时点t226相同的处理。此外，图15中将连接于与s3状态对应的存储单元mc的位线bl记为位线bl
s3
。
[0166]
在时点t237，向选择字线wls及非选择字线wlu供给读出路径电压v
read
，使所有存储单元mc为接通状态。另外，向选择栅极线(sgd、sgs、sgsb)供给电压v
sg
，使选择晶体管(std、sts、stsb)为接通状态。
[0167]
在验证动作的时点t238，向选择字线wls、非选择字线wlu及选择栅极线(sgd、sgs、sgsb)供给接地电压v
ss
。
[0168]
其后，将闩锁在闩锁电路sdl的数据传输到未图示的计数电路，对阈值电压已达目标值的存储单元mc的数量或阈值电压未达到目标值的存储单元mc的数量进行计数。
[0169]
此外，图15的例子中示出了验证动作中向选择字线wls供给3种验证电压v
vfy
的例子。然而，验证动作中供给到选择字线wls的验证电压v
vfy
的种数可为2种以下，也可为4种以上，可根据循环次数nw来改变。
[0170]
在步骤s104(图14)中判定验证动作的结果。例如在诸如参照所述计数电路，阈值电压未达到目标值的存储单元mc的数量为固定数以上的情况下，判定为验证失败(fail)，进入步骤s105。另一方面，在诸如阈值电压未达到目标值的存储单元mc的数量为固定数以下的情况下，判定为验证通过(pass)，进入步骤s107。
[0171]
在步骤s105中，判定循环次数nw是否达到指定次数nw。在未达指定次数nw的情况下，进入步骤s106。在已达指定次数nw的情况下，进入步骤s108。
[0172]
在步骤s106中，对循环次数nw加上1，进入步骤s102。另外，在步骤s106中，例如对
编程电压v
pgm
加上指定电压δv。因此，编程电压v
pgm
随着循环次数nw的增加而增大。
[0173]
在步骤s107中，将旨在写入序列已正常结束的状态数据d
st
储存在状态寄存器str(图4)，结束写入序列。此外，状态数据d
st
通过状态读取动作输出到控制器裸片cd(图1)。
[0174]
在步骤s108中，将旨在写入序列未正常结束的状态数据d
st
储存在状态寄存器str(图2)，结束写入序列。
[0175]
[阈值电压的判定方法]
[0176]
接下来，参照图18及图19对写入序列中的阈值电压的判定方法等进行说明。图18是例示该方法的图。图19是用来对该方法进行说明的示意性波形图。
[0177]
图18的α-1～α-3、β-1～β-3及γ分别为与s1状态对应的存储单元mc中的一个。另外，图19的位线bl
α-1
～位线bl
α-3
分别为连接于α-1～α-3的位线bl。另外，图19的位线bl
γ
是连接于γ的位线bl。
[0178]
在第k(k为自然数)次写入循环(循环(loop)k)的编程动作中，如图18所示，α-1～α-3、β-1～β-3及γ均作为写入存储单元mc。因此图19的例子中，在与该编程动作对应的时点t310～t311向位线bl
α-1
～位线bl
α-3
及位线bl
γ
供给电压v
src
。
[0179]
在第k次写入循环(循环k)的验证动作中，例如如图19中例示，在向选择字线wls供给验证电压v
vfy1
的时点t312～t313，向与α-1～α-3、β-1～β-3及γ对应的位线bl供给电压v
bl
+v
sl
。另外，在向选择字线wls供给验证电压v
vfy2
及验证电压v
vfy3
的时点t313～t315，向这些位线bl供给电压v
src
。此外，如图18所示，在第k次写入循环的与时点t223～t224(图15)对应的处理(vl)中，α-1～α-3、及β-1～β-3被判定为断开状态，γ被判定为接通状态。另外，在与时点t225～t226(图15)对应的处理(vh)中，α-1～α-3被判定为断开状态，β-1～β-3及γ被判定为接通状态。
[0180]
在第k+1次写入循环(循环k+1)的编程动作中，如图18所示，α-1～α-3、及β-1～β-3暂时作为禁止存储单元mc，γ作为写入存储单元mc。因此图19的例子中，在与该编程动作对应的时点t320～t321，向位线bl
α-1
～位线bl
α-3
供给电压v
dd
，向位线bl
γ
供给电压v
src
。
[0181]
在第k+1次写入循环(循环k+1)的验证动作中，例如如图19中例示，在向选择字线wls供给验证电压v
vfy1
的时点t322～t323，向与α-1～α-3、β-1～β-3及γ对应的位线bl供给电压v
bl
+v
sl
。另外，在向选择字线wls供给验证电压v
vfy2
～验证电压v
vfy4
的时点t323～t326，向这些位线bl供给电压v
src
。此外，如图18所示在第k+1次写入循环的与时点t223～t224(图15)对应的处理(vl)中，α-1、α-2、β-1及β-2被判定为断开状态，α-3、β-3及γ被判定为接通状态。另外，在与时点t225～t226(图15)对应的处理(vh)中，α-1及β-1被判定为断开状态，α-2、α-3、β-2、β-3及γ被判定为接通状态。
[0182]
在第k+2次写入循环(循环k+2)的编程动作中，如图18所示，α-1作为禁止存储单元mc，α-2、β-1及β-2作为弱写入存储单元mc，α-3及β-3暂时作为禁止存储单元mc，γ作为写入存储单元mc。因此图19的例子中，在与该编程动作对应的时点t330～t331，向位线bl
α-1
及位线bl
α-3
供给电压v
dd
，向位线bl
α-2
供给电压v
qpw
，向位线bl
γ
供给电压v
src
。
[0183]
在第k+2次写入循环(循环k+2)的验证动作中，例如如图19中例示，在向选择字线wls供给验证电压v
vfy1
的时点t332～t333，向与α-1～α-3、β-1～β-3对应的位线bl供给电压v
src
，向与γ对应的位线bl供给电压v
bl
+v
sl
。另外，在向选择字线wls供给验证电压v
vfy2
～验证电压v
vfy5
的时点t333～t337，向这些位线bl供给电压v
src
。此外，在第k+2次写入循环的与
时点t223～t224(图15)对应的处理(vl)中，γ被判定为接通状态。另外，在与时点t225～t226(图15)对应的处理(vh)中，γ被判定为接通状态。
[0184]
在第k+3次写入循环(循环k+3)的编程动作中，如图18所示，α-1、α-2、β-1及β-2作为禁止存储单元mc，α-3及β-3作为弱写入存储单元mc，γ作为写入存储单元mc。因此图19的例子中，在与该编程动作对应的时点t340～t341，向位线bl
α-1
及位线bl
α-2
供给电压v
dd
，向位线bl
α-3
供给电压v
qpw
，向位线bl
γ
供给电压v
src
。
[0185]
在第k+3次写入循环(循环k+3)的验证动作中，例如如图19中例示，在向选择字线wls供给验证电压v
vfy1
的时点t342～t343，向与α-1～α-3、β-1～β-3对应的位线bl供给电压v
src
，向与γ对应的位线bl供给电压v
bl
+v
sl
。另外，在向选择字线wls供给验证电压v
vfy2
～验证电压v
vfy6
的时点t343～t348，向该等位线bl供给电压v
src
。此外，在第k+3次写入循环的与时点t223～t224(图15)对应的处理(vl)中，γ被判定为接通状态。另外，在与时点t225～t226(图15)对应的处理(vh)中，γ被判定为接通状态。
[0186]
此处，α-1在第k次写入循环的验证动作的与时点t223～t224对应的处理(图18的vl)及与时点t225～t226对应的处理(图18的vh)这两个处理中被判定为断开状态。另外，α-1在第k+1次写入循环的验证动作的与时点t223～t224对应的处理(图18的vl)及与时点t225～t226对应的处理(图18的vh)这两个处理中被判定为断开状态。这种存储单元mc中，阈值电压实际达到目标值的可能性较高。因此本实施方式中，在写入序列中的随后处理中将α-1作为禁止存储单元mc。
[0187]
另外，α-2在第k次写入循环的验证动作的与时点t223～t224对应的处理(图18的vl)及与时点t225～t226对应的处理(图18的vh)这两个处理中被判定为断开状态。另外，α-2在第k+1次写入循环的验证动作的与时点t223～t224对应的处理(图18的vl)中被判定为断开状态，但是在与时点t225～t226对应的处理(图18的vh)中被判定为接通状态。这种存储单元mc中，阈值电压在某程度上接近目标值的可能性较高。然而，阈值电压实际上可能未达到目标值。因此，本实施方式中，在第k+2次写入循环的编程动作中将α-2作为弱写入存储单元mc，并且在随后的处理中将α-2作为禁止存储单元mc。
[0188]
另外，α-3在第k次写入循环的验证动作的与时点t223～t224对应的处理(图18的vl)及与时点t225～t226对应的处理(图18的vh)这两个处理中被判定为断开状态。然而，α-3在第k+1次写入循环的验证动作的与时点t223～t224对应的处理(图18的vl)及与时点t225～t226对应的处理(图18的vh)中被判定为接通状态。这种存储单元mc中，例如与γ相比，阈值电压接近目标值的可能性更高。然而，阈值电压实际未达到目标值的可能性较高。因此，本实施方式中，在第k+2次编程动作中将α-3暂时作为禁止存储单元mc，在第k+3次写入循环的编程动作中将α-3作为弱写入存储单元mc，在随后处理中将α-3作为禁止存储单元mc。如图19所示，第k+3次写入循环中的编程电压v
pgm
大于第k+2次写入循环中的编程电压v
pgm
。因此，在α-3的电荷蓄积膜132中蓄积比α-2的电荷蓄积膜132多的电荷。
[0189]
另外，在本实施方式中对β-1及β-2进行与α-2相同的处理。另外，在本实施方式中对β-3进行与α-3相同的处理。
[0190]
[读取扰动]
[0191]
图11的例子中，通过将存储单元mc的阈值电压控制为16种状态，而将4比特数据记录在1个存储单元mc。这种形态中，优选准确控制存储单元mc的阈值电压。
[0192]
此处，在所述验证动作(图14的步骤s103)中，可能会检测到比存储单元mc的实际阈值电压高的阈值电压，或者检测到比存储单元mc的实际阈值电压低的阈值电压。以下，有时将这种现象称为“读取扰动”。
[0193]
当发生读取扰动时，例如可能会对阈值电压未达到目标值的存储单元mc进行旨在阈值电压已达目标值的判定。存在这种存储单元mc的阈值电压不落入如图11中例示的所期望的阈值分布范围内的情况。当这种存储单元mc的数量增加时，存在如图11中例示的阈值分布范围扩大，误比特率增大的情况。
[0194]
[利用多次验证动作改善误比特率]
[0195]
为了改善误比特率，例如想到多次执行所述验证动作(图14的步骤s103)。然而，例如在增加1次写入循环中的验证动作的执行次数时，担忧写入序列所需的时间会大幅增加。
[0196]
为了不增加写入序列所需的时间而多次执行验证动作，例如想到跨及多个写入循环而执行验证动作。例如，想到在与第k次写入循环对应的验证动作中判定为某一存储单元mc的阈值电压已达目标值的情况下，在与第k+1次写入循环对应的编程动作中将该存储单元mc暂时作为禁止存储单元mc，并在与第k+1次写入循环对应的验证动作中对该存储单元mc再次执行验证动作。另外，想到在与第k+1次写入循环对应的验证动作中判定为该存储单元mc的阈值电压未达到目标值的情况下，在与第k+2次写入循环对应的编程动作中将该存储单元mc作为写入存储单元mc。
[0197]
然而，所上所述编程电压v
pgm
随着循环次数nw的增加而增大。因此，在如上所述的情况下，担忧在与第k+2次写入循环对应的编程动作中，会向所述存储单元mc供给超过适当大小的编程电压v
pgm
，导致该存储单元mc的阈值电压超过所期望的范围而增大。如果这种存储单元mc的数量增加，就会存在如图11中例示的阈值分布范围扩大，误比特率增大的情况。
[0198]
为了抑制这种现象，例如想到在与所述第k+2次写入循环对应的编程动作中将如上所述的存储单元mc作为弱写入存储单元mc而不是写入存储单元mc。另外，想到将编程动作中供给到位线bl
qpw
的电压v
qpw
设为相对较大的电压。另外，想到在判定为某一写入循环中该弱写入存储单元mc的阈值电压已达目标值的情况下，在随后的写入循环中将该存储单元mc作为禁止存储单元mc。根据这种方法，在与所述第k+2次写入循环对应的编程动作中穿隧到如上所述的存储单元mc的电荷蓄积膜132中的电子数大幅减少。因此，能抑制阈值电压超过所期望的范围而增大。
[0199]
然而在这种方法中，对于阈值电压在某程度上接近目标值的存储单元mc，将执行多次验证动作。当在此种状态下发生读取扰动时，对这种存储单元mc进行旨在阈值电压已达目标值的判定的可能性较高。
[0200]
[第1实施方式的效果]
[0201]
在第1实施方式的写入序列中，因为多次执行验证动作，所以与仅执行1次验证动作的情形相比，能抑制读取扰动的影响。
[0202]
另外，在本实施方式的写入序列中，因为跨及多个写入循环而执行多次验证动作，所以不会如上所述那样写入序列所需要的时间大幅增加。
[0203]
另外，在本实施方式的写入序列中，根据多次验证动作的结果将存储单元mc分成若干种，根据这些分类在适当的时点执行写入，由此调整写入的强度。根据这种方法，能良好地抑制读取扰动的影响，使适当量的电荷蓄积在阈值电压在某程度上接近目标值的存储
单元mc的电荷蓄积膜132中。
[0204]
[第2实施方式]
[0205]
接下来，参照图20～图22对第2实施方式的半导体存储装置进行说明。图20是用来对第2实施方式的写入序列进行说明的示意性波形图。
[0206]
第2实施方式的写入序列基本上与第1实施方式同样地执行。
[0207]
但如图20所示，第2实施方式中按2种图案(xxl_a、xxl_b)控制与信号线xxl相当的信号(输入到图7中放电晶体管43的栅极电极的信号)。例如在本实施方式中，这种信号构成为根据闩锁在闩锁电路dl0～dln
l
中任一个的数据而控制为2种。例如，第2实施方式的感测放大器sa可具备连接在放电晶体管43的栅极电极与定序器sqc之间的mos(metal oxide semiconductor，金氧半导体)晶体管等的开关电路、及连接在放电晶体管43的栅极电极与闩锁电路dl0～dln
l
之间的mos晶体管等的开关电路。
[0208]
在图案xxl_a中，输入到放电晶体管43的栅极电极的信号与第1实施方式的信号线xxl同样地受到控制。也就是说，验证动作的时点t223到时点t224、时点t228到时点t229、及时点t233到时点t234，时间t1期间成为“h”状态。另外，验证动作的时点t225到时点t226、时点t230到时点t231、及时点t235到时点t236，时间t2期间成为“h”状态。
[0209]
另外，在图案xxl_b中，输入到放电晶体管43的栅极电极的信号基本上与第1实施方式的信号线xxl同样地受到控制。另外，在图案xxl_b中，输入到放电晶体管43的栅极电极的信号也与第1实施方式的信号线xxl同样地在验证动作的时点t223、时点t228及时点t233成为“h”状态。但在图案xxl_b中，输入到放电晶体管43的栅极电极的信号从成为“h”状态到成为“l”状态的时间t1'比时间t1短。另外，在图案xxl_b中，输入到放电晶体管43的栅极电极的信号也与第1实施方式的信号线xxl同样地在验证动作的时点t225、时点t230及时点t235成为“h”状态。但在图案xxl_b中，输入到放电晶体管43的栅极电极的信号从成为“h”状态到成为“l”状态的时间t2'比时间t2短。
[0210]
本实施方式中，在开始执行写入序列的时点，以图案xxl_b控制输入到与所有写入存储单元mc对应的放电晶体管43的栅极电极的信号。当在与任一写入循环对应的验证动作的对应于时点t223、时点t228及时点t233的处理中，任一存储单元mc被判定为断开状态时，在与这些存储单元mc对应的闩锁电路dl0～dln
l
中数据反转。另外，在此次写入循环中，输入到与这些存储单元mc对应的放电晶体管43的栅极电极的信号是以图案xxl_a进行控制。
[0211]
接下来，参照图21及图22对第2实施方式的写入序列中的阈值电压的判定方法等进行说明。图21是例示该方法的图。图22是用来对该方法进行说明的示意性波形图。
[0212]
如图所示，第2实施方式的阈值电压的判定方法基本上与第1实施方式同样地执行。
[0213]
但是，在第2实施方式的第k+1次写入循环(循环k+1)的编程动作中，如图21所示α-1～α-3、及β-1～β-3作为弱写入存储单元mc而不是禁止存储单元mc。因此图22的例子中，在与该编程动作对应的时点t320～t321，向位线bl
α-1
～位线bl
α-3
供给电压v
qpw
。
[0214]
[漏极侧选择晶体管std的阈值电压的偏差]
[0215]
在第1实施方式中，优选将供给到位线bl
qpw
的电压v
qpw
设为相对较大的电压。由此，即便在编程动作中供给到选择字线wls的编程电压v
pgm
成为某程度的大电压的情况下，供给到连接于位线bl
qpw
的半导体层120与选择字线wls之间的电压也会变小，能抑制存储单元mc
的阈值电压的增加量。由此，能在例如图18的第k+2次写入循环中，抑制存储单元mc的阈值电压超过所期望的范围而增大。
[0216]
然而，当将电压v
qpw
设为相对较大的电压时，可能需要更严格地控制漏极侧选择晶体管std的阈值电压的偏差。
[0217]
也就是说，如上所述在编程动作的时点t212(图15)，在已将电压v
src
供给到位线blw且将电压v
dd
供给到位线bl
p
的状态下，向漏极侧选择栅极线sgd供给电压v
sgd
。由此，使对应于被供给电压v
src
的位线blw的漏极侧选择晶体管std为接通状态，使对应于被供给电压v
dd
的位线bl
p
的漏极侧选择晶体管std为断开状态。
[0218]
为了实现这种状态，针对存储单元阵列mca中所包含的多个漏极侧选择晶体管std，必须将电压v
sgd
减去漏极侧选择晶体管std的阈值电压所得的大小调整到电压v
src
与电压v
dd
之间的范围内。
[0219]
进而在编程动作的时点t213，向位线bl
qpw
供给电压v
qpw
，也向与其连接的半导体层120供给电压v
qpw
。
[0220]
为了实现这种状态，针对存储单元阵列mca中所包含的多个漏极侧选择晶体管std，必须将电压v
sgd
减去漏极侧选择晶体管std的阈值电压所得的大小调整到电压v
qpw
与电压v
dd
之间的范围内。因此，所述电压v
qpw
越大，越需要更严格地控制漏极侧选择晶体管std的阈值电压的偏差。
[0221]
[第2实施方式的效果]
[0222]
在第2实施方式的写入序列中，如参照图22所描述那样，在开始执行写入序列的时点，以图案xxl_b控制输入到与所有写入存储单元mc对应的放电晶体管43的栅极电极的信号。此处，与图案xxl_b对应的时间t1'比与图案xxl_a对应的时间t1短。因此，以图案xxl_b控制的存储单元mc在验证动作中易被判定为断开状态。也就是说，以图案xxl_b控制的存储单元mc通过验证动作观察到的阈值电压表面上看起来大于实际阈值电压。
[0223]
另外，在第2实施方式的写入序列中，当在与任一写入循环对应的验证动作的对应于时点t223、时点t228及时点t233的处理中，任一存储单元mc被判定为断开状态时，如参照图21所描述那样，在此次写入循环(与图21的循环k+1对应的写入循环)中，这些存储单元mc作为弱写入存储单元mc，执行对这些存储单元mc的写入。由此，这些存储单元mc的阈值电压上升。
[0224]
另外，在第2实施方式的写入序列中，在与图21的循环k+1对应的写入循环中，以图案xxl_a控制输入到与所述存储单元mc对应的放电晶体管43的栅极电极的信号。此处，以图案xxl_a控制的存储单元mc通过验证动作观察到的阈值电压与实际阈值相等。因此，在该写入循环中通过验证动作观察到的阈值电压表面上看起来较小。由此，紧邻的上一编程动作中阈值电压的增加量被抵消。因此，在与图21的循环k+1对应的验证动作中，这些存储单元mc的阈值电压表面上看起来无变化。
[0225]
根据这种方法，可通过比第1实施方式少的写入循环数侦测到阈值电压在某程度上接近目标值的存储单元mc。因此，能在编程电压v
pgm
变得大于所需电压之前，将各存储单元mc作为弱写入存储单元mc。因此，与第1实施方式相比，能减小供给到位线bl
qpw
的电压v
qpw
。
[0226]
[第3实施方式]
[0227]
接下来，参照图23～图25对第3实施方式的半导体存储装置进行说明。
[0228]
第3实施方式的半导体存储装置基本上与第1实施方式或第2实施方式的半导体存储装置同样地构成。但是，在第3实施方式的半导体存储装置中，执行模糊精细写入。在模糊精细写入中，执行模糊写入及精细写入。
[0229]
如图23所示，按如下顺序执行模糊写入及精细写入。也就是说，首先对页pg0执行模糊写入。然后，对页pg1执行模糊写入，对页pg0执行精细写入。接着对页pg2执行模糊写入，对页pg1执行精细写入。以下同样如此，执行对页pgn
p
的模糊写入作为第2nf(nf为自然数)次写入序列，执行对页pgn
p
－1的精细写入作为第2nf+1次写入序列。
[0230]
如图24所示，模糊写入是对抹除状态的页pg执行。在模糊写入中，如图24所示通过1次写入序列将页pg内的存储单元mc的阈值电压控制到与模糊s1状态～模糊s15状态对应的阈值电压。
[0231]
模糊写入基本上与第1实施方式或第2实施方式的写入序列同样地执行。
[0232]
但是，模糊写入中所用的验证电压v
vfy1
'～验证电压v
vfy15
'小于参照图11所描述的验证电压v
vfy1
～验证电压v
vfy15
。
[0233]
另外在模糊写入中，图14的步骤s106中被加到编程电压v
pgm
的电压δv可大于精细写入中的电压δv。
[0234]
另外，例如图15的例子中，在验证动作中与各状态对应的存储单元mc的接通状态/断开状态各检测2次。另一方面，在模糊写入中与各状态对应的存储单元mc的接通状态/断开状态可各检测2次，也可仅检测1次。在后者的情况下，编程动作中供给到位线bl的电压可为电压v
dd
或电压v
src
这两种。
[0235]
如图25所示，精细写入是在已对页pgn
p
及页pgn
p
+1执行了模糊写入的情况下对页pgn
p
执行。在精细写入中，如图25所示将页pgn
p
内的模糊s1状态～模糊s15状态的存储单元mc分别控制到s1状态～s15状态。
[0236]
精细写入与第1实施方式或第2实施方式的写入序列同样地执行。
[0237]
此外，在第3实施方式的半导体存储装置中，数据写入时采用模糊精细写入。然而，即使采用除模糊精细写入以外的写入方法，也预先在某程度上调整选择存储单元mc及相邻存储单元mc的阈值电压，也可在这之后采用诸如调整选择存储单元mc的阈值电压的方法。
[0238]
例如图26及图27中，示出将第3实施方式中例示的方法应用到两阶段写入而不是模糊精细写入的例子。在两阶段写入中，执行第1阶段写入及第2阶段写入。
[0239]
第1阶段写入及第2阶段写入例如是按照与图23中例示的模糊写入及精细写入的顺序相同的顺序来执行。例如，执行对页pgn
p
的第1阶段写入作为第2n次写入序列，执行对页pgn
p
－1的第2阶段写入作为第2n
p
+1次写入序列。
[0240]
如图26所示，第1阶段写入是对抹除状态的页pg执行。在第1阶段写入中，如图26所示通过第1次写入序列将页pg内的存储单元mc
s8
～存储单元mc
s15
控制到与m状态对应的阈值电压。
[0241]
第1阶段写入通过基本上与所述模糊写入相同的方法执行。但在第1阶段写入中，各写入循环中仅使用1种验证电压。该验证电压例如小于与s8状态对应的验证电压v
vfy8
。
[0242]
例如如图27所示，第2阶段写入与所述精细写入同样地执行。
[0243]
[其它实施方式]
[0244]
以上，已对第1实施方式～第3实施方式的半导体存储装置进行了说明。然而，这种构成仅为示例，可适当调整具体的构成、方法等。
[0245]
例如图18及图21的例子中，在第k次写入循环的验证动作被判定为断开状态的存储单元mc在第k+2次以后的写入循环中作为禁止存储单元mc，或者在第k+2次或第k+3次写入循环中作为弱写入存储单元mc。然而，这种方法仅为示例，可适当调整具体方法等。例如，这些存储单元mc也可在第k+4次以后的任一写入循环中作为弱写入存储单元mc，而不是在第k+2次或第k+3次。另外，这些存储单元mc也可在2个以上的写入循环中作为弱写入存储单元。
[0246]
另外，例如图18及图21的例子中，对在第k次写入循环的验证动作中被判定为断开状态的存储单元mc进一步执行第k+1次写入循环的验证动作，根据这2次验证动作的结果将存储单元mc分为多个种类。然而，这种方法仅为示例，可适当调整具体方法等。例如，也可对在第k次写入循环的验证动作中被判定为断开状态的存储单元mc执行第k+1次以后的2个以上写入循环的验证动作，根据这3次以上验证动作的结果将存储单元mc分为多个种类。
[0247]
另外，在第1实施方式～第3实施方式的半导体存储装置中，半导体层120的下端连接于半导体衬底100。另外，在半导体衬底100上表面形成有周边电路pc中所包含的所有晶体管。然而，这种构成仅为示例。如以上所描述的写入序列等的方法也可应用于具有其它构造的半导体存储装置。以下，例示这种半导体存储装置的构造。
[0248]
例如，图28所示的半导体存储装置具备半导体衬底100、设置在半导体衬底100上方的晶体管层l
tr
、及设置在晶体管层l
tr
上方的存储单元阵列层l
mca
。
[0249]
晶体管层l
tr
具备多个晶体管tr。这多个晶体管tr是将半导体衬底100的上表面作为信道区域的场效型晶体管。在图示的构成中，由这多个晶体管tr构成周边电路pc。
[0250]
存储单元阵列层l
mca
的构成基本上与参照图9等所描述的半导体衬底100上的构成相同。但是，存储单元阵列层l
mca
具备设置在多个导电层110下方的导电层112。另外，半导体层120的下端连接于导电层112而不是半导体衬底100。
[0251]
另外，例如图29中例示的存储器裸片md'具备芯片c
mca
及芯片c
tr
。这些芯片c
mca
及芯片c
tr
具备包含铜(cu)等的多个贴合电极pi，经由这多个贴合电极pi物理电连接。
[0252]
例如如图30所示，芯片c
mca
可包含参照图9所描述的半导体衬底100上的构成，也可包含图28的存储单元阵列层l
mca
中的构成。另外，芯片c
mca
可包含也可不包含晶体管tr。在芯片c
mca
不包含晶体管tr的情况下，芯片c
mca
可包含也可不包含半导体衬底100。另外，在芯片c
mca
包含晶体管tr的情况下，如图31所示，芯片c
mca
可包含如参照图28所描述的晶体管层l
tr
及存储单元阵列层l
mca
。
[0253]
芯片c
tr
具备半导体衬底200及多个晶体管tr'。半导体衬底200例如可与半导体衬底100大致相同地构成。多个晶体管tr'是将半导体衬底200的上表面作为信道区域的场效型晶体管。图30及图31的例子中，由芯片c
mca
及芯片c
tr
中所包含的多个晶体管tr、tr'构成周边电路pc。
[0254]
此外，在采用如图31所示的构造的情况下，例如也可通过芯片c
mca
中的晶体管tr实现参照图4等所描述的行解码器rd及电压产生电路vg中的构成。另外，例如也可通过芯片c
tr
中的晶体管tr'实现参照图4等所描述的感测放大器模块sam、定序器sqc、高速缓冲存储器cm、地址寄存器adr、指令寄存器cmr、状态寄存器str、输入输出控制电路i/o及逻辑电路
ctr。
[0255]
[其它]
[0256]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明范围。这些新颖的实施方式能以其它各种方式实施，可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明范围或主旨内，同时包含在权利要求书中所记载的发明及其同等范围内。
[0257]
[符号的说明]
[0258]
mc:存储单元
[0259]
mca:存储单元阵列
[0260]
bl:位线
[0261]
wl:字线。