相变存储器的控制方法、装置及存储介质与流程

本发明涉及半导体技术领域，尤其涉及一种相变存储器的控制方法、装置及存储介质。

背景技术：

相变存储器(英文可以表达为phasechangememory，英文缩写可以表达为pcm)是一种使用硫族化合物作为存储介质的存储技术，利用材料在不同状态下的电阻差异来保存数据。相变存储器具有可按位寻址、断电后数据不丢失、存储密度高、读写速度快等优势，被认为是最有前景的下一代存储器。

相关技术中，主流的相变存储器的架构包括两层堆叠的存储单元架构。然而，两层堆叠的存储单元架构不能提供足够的位密度，无法与主流的动态随机存取存储器(dram，dynamicrandomaccessmemory)和nand型存储器竞争。基于此，提出了大于两层的多层堆叠的存储单元架构，如四层堆叠的存储单元架构。然而，相关技术中，大于两层的多层堆叠的存储单元的相变存储器与具有两层堆叠的存储单元的相变存储器相比，在执行读取操作或写操作时并不存在访问效率的优势。

技术实现要素：

为解决相关技术问题，本发明实施例提出一种相变存储器的控制方法、装置及存储介质。

本发明实施例提供了一种相变存储器的控制方法，包括：

选择相变存储器的一个存储阵列块中的两个存储单元；其中，所述相变存储器包括若干间隔排布的第一类地址线层和第二类地址线层以及位于第一类地址线层和第二类地址线层之间的存储单元层；第一类地址线层包括多条沿第一方向延伸的第一类地址线；第二类地址线层包括多条沿与第一方向垂直的第二方向延伸的第二类地址线；所述存储单元层包括多个存储单元，多个存储单元中的每个存储单元均耦合到与相应存储单元相邻的第一类地址线和第二类地址线上；不同层的第一类地址线层中存在被共同激活控制的第一类地址线；选择的两个存储单元包括与不同层的第二类地址线层中第二类地址线耦合的两个存储单元；

对所述两个存储单元同时进行读取操作或写操作。

上述方案中，所述相变存储器包括四层堆叠设置的存储单元层及自上而下依次分布的顶部第一类地址线层、顶部第二类地址线层、中部第一类地址线层、底部第二类地址线层和底部第一类地址线层；所述顶部第一类地址线层及底部第一类地址线层中存在被共同激活控制的第一类地址线；

所述选择的两个存储单元包括：与顶部第一类地址线层和顶部第二类地址线层耦合的第一存储单元及与底部第一类地址线层和底部第二类地址线层耦合的第二存储单元。

上述方案中，所述相变存储器包括四层堆叠设置的存储单元层及自上而下依次分布的顶部第一类地址线层、顶部第二类地址线层、中部第一类地址线层、底部第二类地址线层和底部第一类地址线层；所述顶部第一类地址线层及底部第一类地址线层中存在被共同激活控制的第一类地址线；

所述选择的两个存储单元包括：与顶部第二类地址线层和中部第一类地址线层耦合的第一存储单元及与底部第二类地址线层和中部第一类地址线层耦合的第二存储单元。

上述方案中，与所述第一存储单元耦合的第一类地址线和与所述第二存储单元耦合的第一类地址线被共同激活控制。

上述方案中，在对所述两个存储单元同时进行读取操作或写操作的过程中，对与所述两个存储单元耦合的选定的第一类地址线均施加第一电压；对与所述两个存储单元耦合的选定的第二类地址线均施加第二电压；所述第一电压为负电压，所述第二电压为正电压；

对所述选择的存储阵列块中所有未选定的第一类地址线均施加第三电压；对所述选择的存储阵列块中所有未选定的第二类地址线均施加第四电压。

上述方案中，在对所述两个存储单元同时进行读取操作的过程中，通过感测所述第二类地址线上的电压的变化来获得所述两个存储单元的存储状态。

上述方案中，在对所述两个存储单元同时进行写操作的过程中，采用两位二进制的方式进行写入。

本发明实施例还提供一种相变存储器的控制装置，包括：

选择单元，用于选择相变存储器的一个存储阵列块中的两个存储单元；其中，所述相变存储器包括若干间隔排布的第一类地址线层和第二类地址线层以及位于第一类地址线层和第二类地址线层之间的存储单元层；第一类地址线层包括多条沿第一方向延伸的第一类地址线；第二类地址线层包括多条沿与第一方向垂直的第二方向延伸的第二类地址线；所述存储单元层包括多个存储单元，多个存储单元中的每个存储单元均耦合到与相应存储单元相邻的第一类地址线和第二类地址线上；不同层的第一类地址线层中存在被共同激活控制的第一类地址线；选择的两个存储单元包括与不同层的第二类地址线层中第二类地址线耦合的两个存储单元；

处理单元，对所述两个存储单元同时进行读取操作或写操作。

本发明实施例又提供一种相变存储器的控制装置，包括：处理器和配置为存储能够在处理器上运行的计算机程序的存储器；

其中，所述处理器用于运行所述计算机程序时，执行时实现上述任一项所述方法的步骤。

本发明实施例又提供一种存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一项所述方法的步骤。

本发明实施例提供的相变存储器的控制方法、装置、存储介质。其中，所述控制方法包括：选择相变存储器的一个存储阵列块中的两个存储单元；其中，所述相变存储器包括若干间隔排布的第一类地址线层和第二类地址线层以及位于第一类地址线层和第二类地址线层之间的存储单元层；第一类地址线层包括多条沿第一方向延伸的第一类地址线；第二类地址线层包括多条沿与第一方向垂直的第二方向延伸的第二类地址线；所述存储单元层包括多个存储单元，多个存储单元中的每个存储单元均耦合到与相应存储单元相邻的第一类地址线和第二类地址线上；不同层的第一类地址线层中存在被共同激活控制的第一类地址线；选择的两个存储单元包括与不同层的第二类地址线层中第二类地址线耦合的两个存储单元；对所述两个存储单元同时进行读取操作或写操作。本发明实施例中，一次可以选择相变存储器中的一个存储阵列块中的两个存储单元同时进行读取操作或写操作，从而实现一次同时访问相变存储器中的两个存储单元。如此，能够在大于两层的多层堆叠的相变存储器执行读取操作或者写操作时，提高访问效率。

附图说明

图1为本发明实施例提供的通过扫描电子显微镜观察到的一种相变存储单元阵列的示意图；

图2为本发明实施例提供的一种两层堆叠的相变存储器中位线、字线及存储单元的三维示意图；

图3为本发明实施例提供的一种相变存储器的控制方法的实现流程示意图；

图4为本发明实施例提供的一种四层堆叠的相变存储单元的架构图；

图5a为本发明实施例提供的一种具有四层堆叠的存储单元的相变存储单元阵列的局部水平示意图；

图5b为本发明实施例提供的一种具有四层堆叠的存储单元的相变存储器的字线解码器区域及位线解码器区域的分布示意图；

图6a为本发明实施例提供的另一种具有四层堆叠的存储单元的相变存储单元阵列的位线分布示意图一；

图6b为本发明实施例提供的另一种具有四层堆叠的存储单元的相变存储单元阵列的位线分布示意图二；

图6c为本发明实施例提供的另一种具有四层堆叠的存储单元的相变存储单元阵列的字线分布示意图；

图6d为本发明实施例提供的另一种具有四层堆叠的存储单元的相变存储器的字线解码器区域及位线解码器区域的分布示意图；

图7a为本发明实施例提供的一种具有四层堆叠的相变存储单元阵列的局部y方向示意图；

图7b为本发明实施例提供的一种具有四层堆叠的相变存储单元阵列的局部x方向示意图；

图7c为本发明实施例提供的一种具有四层堆叠的相变存储单元阵列的局部z方向示意图；

图8为本发明实施例相变存储器的控制装置的组成结构示意图；

图9为本发明实施例相变存储器的控制装置的硬件组成结构示意图。

具体实施方式

为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。

实际应用中，相变存储器可以包括存储单元阵列和外围电路；其中，所述存储单元阵列可以集成在所述外围电路的相同管芯上，这允许更宽的总线和更高的操作速度。实际应用中，存储单元阵列与外围电路可以形成在同一平面上的不同区域中；或者存储单元阵列与外围电路可以形成堆叠的结构，即二者形成在不同的平面上。例如，存储单元阵列可以形成在外围电路的上方，以减小芯片尺寸。

在一些实施例中，外围电路包括用于便于相变存储器操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的位线、字线上，以实现数据的读取操作或者写操作，并通过数据缓冲器与外部进行数据交互。

在一些实施例中，存储单元阵列可以包括至少一个存储阵列块，每个存储阵列块中可以包括多层堆叠的存储单元层，每个存储单元层包括多个存储单元。控制逻辑在收到的读取操作或写操作命令及地址数据后，可以在解码器的作用下，在多个存储单元中确定选择的存储单元对应的选择字线和选择位线。

相关技术中，主流的相变存储器的架构包括两层堆叠的存储单元架构，图1为通过扫描电子显微镜观察到的一种两层堆叠的相变存储单元阵列的示意图。从图1可以看出，相变存储器芯片由多个具有单个位线、字线及存储单元的小型存储阵列块组成。相变存储器一般包括顶部位线、字线、底部位线及位于位线和字线交叉处的存储单元。实际应用中，字线、顶部位线和底部位线通常由图案化工艺之后形成的20nm/20nm的等幅线宽线(l/s，line/space)图案形成。其中，将顶部位线和底部位线以及字线的触点设置在存储器阵列的中间，使其具有单独的位线和字线触点。

实际应用中，两层堆叠的相变存储器的结构如图2所示，每个存储单元可以包括两层堆叠的相变存储器元件202、选择器204以及多个电极201、203及205。相变存储器元件202可以基于电热方式对相变材料进行加热和淬火，以使相变材料可以在非晶相和晶相之间的互相转换这里，可以施加电流以使相变存储器元件202的相变材料(或者其阻挡所述电流通路的至少部分)在两个相之间反复切换，以存储数据。可以在每个存储单元中存储数据的单个位，并且可以通过改变施加至相应选择器204的电压进行单个位的读取操作或写操作。

参考图2，该存储单元阵列包括：平行的多条顶部位线23和平行的多条底部位线24；顶部位线23和相应的底部位线24(位于顶部位线下方的一条底部位线)之间存在偏移；与顶部位线23接触，且从相邻的两条底部位线24之间延伸出来，用于实现顶部位线23与相关器件连接的顶部位线连接部231(这里，连接部的英文可以表达为contact，连接部也可以称为触点)；与底部位线24接触，用于实现底部位线24与相关器件连接的底部位线连接部241；处于顶部位线23和底部位线24之间的多条字线25；多条字线25处于同一平面，且与顶部位线23、底部位线24均平行；与字线25接触，用于实现字线25与相关器件连接的字线连接部241；处于顶部位线23与字线25之间，且与对应的顶部位线23与字线25连接的上部存储单元21，多个上部存储单元形成顶部存储单元层；处于字线25与底部位线24之间的下部存储单元22，多个下部存储单元形成底部存储单元层。

在一些实施例中，所述相变存储器元件202的材料包括基于硫属元素化物的合金(硫属元素化物玻璃)，例如gst(ge-sb-te)合金，或者包括任何其他适当的相变材料；所述选择器204的材料可以包括任何适当的双向阈值开关(ots)材料，诸如znxtey、gextey、nbxoy、sixasytez等。应当理解，存储单元的结构、配置和材料不限于图2中的示例，并且可以包括任何适当结构、配置和材料。电极201、203和205可以包括导电材料，所述导电材料包括但不限于钨、钴、铜、铝、碳、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，电极201、203和205的材料包括碳，例如非晶碳。

然而，两层堆叠的存储单元架构不能提供足够的位密度，无法与主流的dram和nand型存储器竞争。基于此，提出了大于两层的多层堆叠的存储单元架构，如四层堆叠的相变存储器，在提高位密度的同时降低了制造成本。然而，相关技术中，大于两层的多层堆叠的存储单元的相变存储器与两层堆叠的相变存储器在对选择的存储单元执行读取操作或写操作时，一次只能选择一个存储阵列块中的一个存储单元进行读取操作或写操作；这样，相较于两层堆叠的相变存储器，大于两层的多层堆叠的存储单元的相变存储器虽然在结构上增加了位密度，但在执行读取操作或写操作时的访问效率并没有增加。

基于此，本发明的各种实施例中，一次可以选择相变存储器中的一个存储阵列块中的两个存储单元同时进行读取操作或写操作，从而实现一次同时访问相变存储器中的两个存储单元。如此，能够在大于两层的多层堆叠的相变存储器执行读取操作或写操作时，提高访问效率。

本发明实施例提供一种相变存储器的控制方法。图3为本发明实施例相变存储器的控制方法的实现流程示意图。如图3所示，所述方法包括以下步骤：

步骤301：选择相变存储器的一个存储阵列块中的两个存储单元；其中，所述相变存储器包括若干间隔排布的第一类地址线层和第二类地址线层以及位于第一类地址线层和第二类地址线层之间的存储单元层；第一类地址线层包括多条沿第一方向延伸的第一类地址线；第二类地址线层包括多条沿与第一方向垂直的第二方向延伸的第二类地址线；所述存储单元层包括多个存储单元，多个存储单元中的每个存储单元均耦合到与相应存储单元相邻的第一类地址线和第二类地址线上；不同层的第一类地址线层中存在被共同激活控制的第一类地址线；选择的两个存储单元包括与不同层的第二类地址线层中第二类地址线耦合的两个存储单元；

步骤302：对所述两个存储单元同时进行读取操作或写操作。

这里，所述相变存储器包括至少一个存储阵列块；所述存储阵列块包括第一类地址线层、第二类地址线层，以及位于第一类地址线层和第二类地址线层之间的存储单元层。实际应用中，本发明实施例中的相变存储器可以包括大于两层的存储单元层以及与该大于两层的存储单元层所对应的多个第一类地址线层、多个第二类地址线层。如本发明实施例中的相变存储器可以包括四层堆叠的存储单元层、六层堆叠的存储单元层等。

实际应用中，第一类地址线层和第二类地址线层平行；第一类地址线层包括多条沿第一方向延伸的第一类地址线；第二类地址线层包括多条沿与第一方向垂直的第二方向延伸的第二类地址线。这里，所述第一方向可以为第一类地址线层中的第一类地址线延伸的方向；所述第二方向可以为第二类地址线层中的第二类地址线延伸的方向；其中，第一方向与第二方向垂直。实际应用中，第一方向可以为x方向或者y方向；第二方向可以为y方向或者x方向；需要说明的是，在第一方向为x方向时，第二方向为y方向；在第一方向为y方向时，第二方向为x方向。为了便于清楚理解，在本实施例中，以第一方向为x方向，第二方向为y方向为例进行解释说明。

实际应用中，第一类地址线层的第一类地址线与第二类地址线层的第二类地址线互相垂直；存储单元层中的每一存储单元与第一类地址线层的第一类地址线和第二类地址线层的第二类地址线均垂直。

实际应用中，所述第一类地址线层中的第一类地址线可以包括字线或者位线；所述第二类地址线层中的第二类地址线可以包括位线或者字线，但第一类地址线与第二类地址线需不同。示例性的，第一类地址线层可以包括字线层，对应地第二类地址线层可以包括位线层；或者，第一类地址线层可以包括位线层，对应地第二类地址线层可以包括字线层。实际应用中，第一类地址线及第二类地址线的材料可以包括钨。

实际应用中，所述相变存储器包括多个存储单元层；所述存储单元层包括多个存储单元。所述多个存储单元均耦合到与该多个存储单元相邻的第一类地址线层和第二类地址线层，所述多个存储单元中的每个存储单元均耦合到与该多个存储单元相邻的第一类地址线和第二类地址线层相应的与存储单元相邻的字线和位线上。

这里，考虑到相变存储器中需要将所述多个存储单元中的每个存储单元均耦合到与相应存储单元相邻的第一类地址线层和第二类地址线层上。为了实现对存储单元的访问，需要将每个第一类地址线层的各第一类地址线和第二类地址线层的各第二类地址线均通过相应的连接部连接到外围电路中。而随着存储单元层数的增加，第一类地址线层和第二类地址线层的层数也相应增加，这使得在保证尺寸尽量少的情况下，所有的第一类地址线和第二类地址线均连接到外围电路中比较困难。为了使连接部的制造工艺更加简单，可以将存在于不同层的第一类地址线层中的至少两条第一类地址线设置成被共同激活控制。也就是说，不同层的第一类地址线层中存在被共同激活控制的第一类地址线。需要说明的是，该共同激活控制并不会影响对单个存储单元的选定。实际应用中，为了不影响对单个存储单元的选定，一般是将间隔层的第一类地址线层的第一类地址线设置为被共同激活控制。

在相变存储单元具有被共同激活控制的第一类地址线或第二类地址线，在选择相变存储器的一个存储阵列块中的两个存储单元时，上述选择的两个存储单元包括与不同层的第二类地址线层中第二类地址线耦合的两个存储单元。这样，选择的两个不同的存储单元，不会由于被共同激活控制的第一类地址线而出现错选的情况。换句话说，如此选择两个存储单元可以保证在对选择不同存储单元层中的两个存储单元同时执行读取操作或写操作过程中，不会造成读取干扰或写干扰。

需要说明的是，在选择的两个存储单元耦合的不同的第一类地址线层中包括被共同激活控制的至少两条第一类地址线时，上述选择的两个存储单元分别耦合到不同的第二类地址线层中的第二类地址线；或者，在不同的第二类地址线层中存在至少两条被共同激活控制的第二类地址线时，上述选择的两个存储单元分别耦合到不同的第一类地址线层。

下面以包括四层堆叠的存储单元层的相变存储器为例，对本实施例的方案进行进一步的解释说明。

参考图4，在图4中示出了一种四层堆叠的相变存储单元的架构图。如图4所示，本发明实施例中的相变存储器具有四层存储单元层以及与该四层存储单元层所对应的三层第一类地址线层、两层第二类地址线层。

这里，三层第一类地址线层中第一层第一类地址线层41中包含至少一条第一类地址线41-1，第一层第一类地址线层41也可以称为顶部第一类地址线层；第一层第一类地址线层41的第一类地址线沿y方向延伸；当第一层第一类地址线层41中包含多条第一类地址线(41-1、41-2…)时，第一类地址线层的多条第一类地址线长度相同(长度均为l1)，且沿x方向平行排列。在一些具体实施例中，第一类地址线层的多条第一类地址线沿x方向平行、对齐排列成一列。三层第一类地址线层中第二层第一类地址线层42中包含至少一条第一类地址线，第二层第一类地址线层42的第一类地址线也可以称为中部第一类地址线，第二层第一类地址线层42的第一类地址线沿y方向延伸；当第二层第一类地址线层42中包含多条第一类地址线(42-1、42-2、42-3…)时，第二层第一类地址线层42的多条第一类地址线长度相同(长度均为l2)，且沿x方向平行排列。在一些具体实施例中，第二层第一类地址线层42的多条第一类地址线沿x方向平行排列成一列。三层第一类地址线层中第三层第一类地址线层43中包含至少一条第一类地址线，第三层第一类地址线层43的第一类地址线也可以称为底部第一类地址线层，第三层第一类地址线层43的第一类地址线沿y方向延伸；当第三层第一类地址线层43中包含多条第一类地址线(43-1、43-2、43-3…)时，第三层第一类地址线层43的多条第一类地址线长度相同(长度均为l3)，且沿x方向平行排列。在一些具体实施例中，第三层第一类地址线层43的多条第一类地址线沿x方向平行排列成一列。第一层第一类地址线层41的每一条第一类地址线的长度、第二层第一类地址线层42的每一条第一类地址线的长度及第三层第一类地址线层43的每一条第一类地址线的长度可以均相同。

这里，所述第一平面可以包括与x、y所形成的平面平行的平面。所述第一层第一类地址线层41的每一条第一类地址线与所述第二层第一类地址线层42的对应第一类地址线在所述第一平面上的投影部分重合。即第一层第一类地址线层41的每一条第一类地址线均与对应的一条第二层第一类地址线层42的第一类地址线在第一平面且沿y方向的投影存在偏移，偏移量可以为约半个第一层第一类地址线层的第一类地址线的长度，也可以是其他的量。所述第一层第一类地址线层41的每一条第一类地址线与所述第三层第一类地址线层43的对应第一类地址线在所述第一平面上的投影重合。即第一层第一类地址线层41的每一条第一类地址线均与对应的一条第三层第一类地址线层43的第一类地址线在第一平面且沿y方向的投影重合。

实际应用中，第一层第一类地址线层41的每一条第一类地址线、第二层第一类地址线层42的每一条第一类地址线及第三层第一类地址线层43的每一条第一类地址线在第一平面且沿x方向的投影可以重合，也可以存在少量的偏移量。

实际应用中，一个存储阵列块中第一层第一类地址线层41的每一条第一类地址线均通过第一连接部411与该地址线正下方的一条第三层第一类地址线层43连接在一起；同时，第三层第一类地址线层43的每一条第三类地址线均通过第三连接部431与该地址线对应的功能器件连接。即不同层的两个对应的第一类位线层的第一类位线是被一起激活控制的。第二层第一类地址线层42的每一条第一类地址线均通过第二连接部421与该地址线对应的功能器件连接。

这里，两层第二类地址线层中第一层第二类地址线层44中包含多条第二类地址线，第一层第二类地址线层44也可以称为顶部第二类地址线层；第二类地址线层的多条第二类地址线沿x方向延伸，且沿y方向排列成多行(行的数量与存储单元的数量相关)。两层第二类地址线层中第二层第二类地址线层45中包含多条第二类地址线，第二层第二类地址线层45也可以称为底部第二类地址线层；第二层第二类地址线层45的多条第二类地址线沿x方向延伸，且沿y方向排列成多行(行的数量与存储单元的数量相关)。第一层第二类地址线层44的每一条第二类地址线的长度相同，第二层第二类地址线层45的每一条第二类地址线的长度相同，且第一层第二类地址线层44的每一条第一类地址线的长度与第二层第二类地址线层45的每一条第二类地址线的长度也相同。

所述第一层第二类地址线层44的每一条第二类地址线与所述第二层第二类地址线层45对应的第二类地址线在所述第一平面上的投影部分重合。即第一层第二类地址线层44的每一条第二类地址线均与对应的一条第二层第二类地址线层45的第二类地址线在第一平面且沿x方向的投影存在偏移，偏移量可以为约半个第二类地址线层的第二类地址线的长度，也可以是其他的量。

实际应用中，一个存储阵列块中第一层第二类地址线层41的每一条第二类地址线均通过第四连接部(图4中未示出)与该地址线对应的功能器件连接。第二层第二类地址线层42的每一条第二类地址线均通过第五连接部(图4中未示出)与该地址线对应的功能器件连接。

实际应用中，一个存储阵列块中包括的四个存储单元层中的每个存储单元层与前述的一个存储阵列块包括两层堆叠的存储单元层中的每个存储单元层类似，这里不再赘述。

在一些实施例中，第一类地址线层包括位线层，第二类地址线层包括字线层。前已述及相变存储器包括存储单元阵列及外围电路。实际应用中，所述存储单元阵列包括至少一个存储阵列块，所述外围电路包括至少一个功能器件。在一些实施例中，所述功能器件可以包括解码器或者驱动器，具体可以包括位线解码器、字线解码器、位线驱动器以及字线驱动器。实际应用中，为了避免驱动力不足，或者线损过大，一个存储阵列块中每一个位线层和每一个字线层均对应一个功能器件，即一个功能器件负责一个存储阵列块中所有字线、位线的激活控制。

实际应用中，基于上述包括四层堆叠的存储单元层的相变存储器，该相变存储器可以存在有多种外围电路中的功能器件，如解码器的布局方式。

实际应用中，四层堆叠的存储单元层的相变存储器的每个存储阵列块包括两个位线解码器(第一层位线层和第三层位线层)和两个字线解码器，两个位线解码器设置在两个位线解码器区域上，两个字线解码器设置在两个字线解码器区域上。

在一些实施例中，两个字线解码器区域与两个位线解码器区域之间不存在偏移，具体分布可以参考图5a、图5b。图5a为本发明实施例提供的一种具有四层堆叠的存储单元的相变存储单元阵列的局部水平示意图；图5b为本发明实施例提供的一种具有四层堆叠的存储单元的相变存储器的字线解码器区域及位线解码器区域的分布示意图。图5a中位线、字线的分布可以参照前述的图4中位线、字线的设置进行理解。

从图5b可以看出，两个位线解码器区域沿y方向对齐排列，两个字线解码器区域沿x方向对齐排列，两个字线解码器区域与两个位线解码器区域之间在y方向上不存在偏移。

需要说明的是，图5a和图5b仅是用来提供一种具有四层堆叠的存储单元的相变存储器的一例，不用来限定本发明所提供的相变存储器的结构。例如，实际应用中，每条位线所连接的存储器单元的数量并不限于图5a和图5b中示出的数量，还可以根据实际情况进行调整，相应的，在每个存储阵列块中，位线和字线的条数也不限于图5a和图5b中示出的数量。

在另一些实施例中，两个字线解码器区域与两个位线解码器区域之间存在偏移，具体分布可以参考图6a至图6d。

图6a为本发明实施例提供的另一种具有四层堆叠的存储单元的相变存储单元阵列的位线分布示意图一；图6b为本发明实施例提供的另一种具有四层堆叠的存储单元的相变存储单元阵列的位线分布示意图二；图6c为本发明实施例提供的另一种具有四层堆叠的存储单元的相变存储单元阵列的字线分布示意图；图6d为本发明实施例提供的另一种具有四层堆叠的存储单元的相变存储器的字线解码器区域及位线解码器区域的分布示意图。

图6a中的位线可以参考图4中顶部第一类地址线层及底部第一类地址线层的设置进行理解，沿z方向看过去顶部第一类地址线层及底部第一类地址线层完全重叠，所以在图6a中仅示出了一个地址线层。

图6b中的位线可以参考图4中中部第一类地址线层的设置情况进行理解。

图6c中的字线可以参考图4中顶部第二类地址线层和底部第二类地址线的设置情况进行理解。

从图6d可以看出，两个位线解码器区域被分成多个位线子块，相邻的两个位线子块均沿y方向存在偏移，两个位线解码器区域被分成多个字线子块，相邻的两个字线子块均沿x方向存在偏移。

需要说明的是，图6a至图6d仅是用来提供一种具有四层堆叠的存储单元的相变存储器的一例，不用来限定本发明所提供的相变存储器的结构。例如，实际应用中，每条位线所连接的存储器单元的数量并不限于图6a至6d中示出的数量，还可以根据实际情况进行调整，相应的，在每个存储阵列块中，位线和字线的条数也不限于图6a至6d中示出的数量。在一些实施例中，所述相变存储器包括四层堆叠设置的存储单元层及自上而下依次分布的顶部第一类地址线层、顶部第二类地址线层、中部第一类地址线层、底部第二类地址线层和底部第一类地址线层；所述顶部第一类地址线层及底部第一类地址线层中存在被共同激活控制的第一类地址线；

所述选择的两个存储单元包括：与顶部第一类地址线层和顶部第二类地址线层耦合的第一存储单元及与底部第一类地址线层和底部第二类地址线层耦合的第二存储单元；

或者，

所述选择的两个存储单元包括：与顶部第二类地址线层和中部第一类地址线层耦合的第一存储单元及与底部第二类地址线层和中部第一类地址线层耦合的第二存储单元。

这里，在上述相变存储器包括四层堆叠设置的存储单元层中，相变存储器包括三层第一类地址线层和两层第二类地址线层；其中，所述的三层第一类地址线层与两层第二类地址线层间隔排布；自上而下依次分别为顶部第一类地址线层、顶部第二类地址线层、中部第一类地址线层、底部第二类地址线层和底部第一类地址线层。所述选择的两个存储单元包括第一存储单元和第二存储单元。第一存储单元位于顶部第一类地址线层与顶部第二类地址线层之间；第二存储单元位于底部第一类地址线层和底部第二类地址线层之间。

在图4中所示的一种四层堆叠的相变存储单元阵列的架构图中，以第一类地址线层包括位线层、第二类地址线层包括字线层为例进行说明。可以理解的是，相变存储器包括三层位线层41、42、43和两层字线层44、45；自上而下依次分布为顶部位线层41、顶部字线层44、中部位线层42、底部字线层45和底部位线层43。顶部位线层41中的第一位线41-1与底部位线层43中的第三位线43-1之间通过连接部411实现电性连接，因此，第一位线41-1与第三位线43-1可以被共同激活控制。

图7a为本发明实施例提供的一种具有四层堆叠的存储单元的相变存储单元阵列的沿y方向的局部示意图；图7b为本发明实施例提供的一种具有四层堆叠的存储单元的相变存储单元阵列的沿x方向的局部示意图；图7c为本发明实施例提供的另一种具有四层堆叠的存储单元的相变存储单元阵列的沿z方向的局部示意图。

示例性的，所选择的两个存储单元中的第一存储单元可以位于顶部位线层41与顶部字线层44之间，如图7a中的d位置；可以理解的是，相变存储器中的顶部位线层41与顶部字线层44之间存在多个存储单元，d位置处的存储单元是满足限定条件(位于顶部位线层41与顶部字线层44之间)的多个存储单元中的一个。同样，在所选择的两个存储单元中的第二存储单元位于底部位线层43和底部字线层45之间，如图7a中的a位置，所述a位置处的存储单元是满足限定条件(底部位线层43和底部字线层45之间)的多个存储单元中的一个。

示例性的，所选择的两个存储单元中的第一存储单元还可以位于顶部字线层44与中部位线层42之间，如图7a中的c位置；可以理解的是，相变存储器中的顶部字线层44与中部位线层42之间存在多个存储单元，c位置处的存储单元是满足限定条件(位于顶部字线层44与中部位线层42之间)的多个存储单元中的一个。同样，在所选择的两个存储单元中的第二存储单元位于底部字线层45和中部位线层42之间，如图7a中的b位置，所述b位置处的存储单元是满足限定条件(位于底部字线层45和中部位线层42之间)的多个存储单元中的一个。

需要说明的是，上述a、b、c、d位置还可以参考图7c中示出的a、b、c、d位置。

可以理解的是，对选择的两个存储单元同时进行读取操作或写操作，与一次仅能选择相变存储器中的一个存储阵列块中的一个存储单元进行读取操作或写操作相比，数据吞吐量可以加倍。

在一些实施例中，与所述第一存储单元耦合的第一类地址线和与所述第二存储单元耦合的第一类地址线被共同激活控制。

这里，与所述第一存储单元耦合的第一类地址线和与所述第二存储单元耦合的第一类地址线被共同激活控制可以理解为与选择的两个存储单元耦合的位线被共同激活控制。

示例性的，如图7b所示，所选择的第一存储单元可以位于顶部位线层与顶部字线层之间的e位置；所选择的第二存储单元可以位于底部位线层和底部字线层之间的a位置。与e耦合的位线和与a耦合的位线通过连接部连接，被共同激活控制。

示例性的，如图7b所示，所选择的第一存储单元可以位于顶部字线层与中部位线层之间的f位置；所选择的第二存储单元可以位于中部位线层和底部字线层之间的b位置。与f耦合的位线和与b耦合的位线为同一位线，同一位线必然是被共同激活控制。

可以理解的是，在对上述选择的两个存储单元同时进行选择时，可以仅激活一条位线。在一些实施例中，在对所述两个存储单元同时进行读取操作或写操作的过程中，对与所述两个存储单元耦合的选定的第一类地址线均施加第一电压；对与所述两个存储单元耦合的选定的第二类地址线均施加第二电压；所述第一电压为负电压，所述第二电压为正电压；

对所述选择的存储阵列块中所有未选定的第一类地址线均施加第三电压；对所述选择的存储阵列块中所有未选定的第二类地址线均施加第四电压。

实际应用中，一次可以选择相变存储器中的一个存储阵列块中的两个存储单元进行读取操作或写操作。在控制逻辑收到的读取操作或写操作命令及地址数据后，可以在解码器(包括字线解码器和位线解码器)的作用下，确定选择的存储单元对应的选择第一类地址线和选择第二类地址线。

实际应用中，可以利用驱动器(包括字线驱动器及位线驱动器)产生相应的电压，并施加在相应的第一类地址线或者第二类地址线上。

实际应用中，所述第一电压包括第一电压值-vhh；所述第二电压包括第二电压值vhh；所述第三电压包括第三电压值vuw；所述第四电压包括第四电压值vub。当选择的两个存储单元位于图7a中的a、d时，在各位线、字线上施加的电压可以参考表1；当选择的两个存储单元位于图7a中的b、c时，在各位线、字线上施加的电压可以参考表2。

需要说明的是，表1、表2中所示的a位置所在的第一堆叠层可以理解为图4中耦合到第三层第一类地址线层43与第二层第二类地址线层45上的存储单元层59；b位置所在的第二堆叠层可以理解为图4中耦合到第二层第一类地址线层42与第二层第二类地址线层45上的存储单元层58；c位置所在的第三堆叠层可以理解为图4中耦合到第二层第一类地址线层42与第一层第二类地址线层44上的存储单元层57；d位置所在的第四堆叠层可以理解为图4中耦合到第一层第一类地址线层41与第一层第二类地址线层44上的存储单元层56。

表1

表2

这样，在所述第一电压、第二电压、第三电压及第四电压的作用下，使得施加在所述选择的两个存储单元对应的第一类地址线与第二类地址线上的电压差大于所述选择的两个存储单元的选择器的阈值电压，且施加在所述选择的存储阵列块中所有未被选择的存储单元对应的第一类地址线与第二类地址线上的电压差均小于所述阈值电压。

这里，所述选择器的阈值电压可以包括选择器被导通的临界电压。实际应用中，所述临界电压的具体值与选择器的材料和结构相关。

实际应用中，在对所述两个存储单元同时进行读取操作的过程中，通过感测所述第二类地址线上的电压的变化来获得所述两个存储单元的存储状态。

可以理解的是，在相变存储器执行读取操作过程中，由于不同层的位线层(第一类地址线层)中存在被共同激活控制的位线(第一类地址线)，通过感测位线上电压的变化来获得所述两个存储单元的存储状态可能存在读取干扰，而使得读取的数据不准确。而通过感测字线(第二类地址线)上电压的变化来获得所述两个存储单元的存储状态则不会存在读取干扰，能够确保读取数据的正确性。

实际应用中，在对所述两个存储单元同时进行写操作的过程中，采用两位二进制的方式进行写入。

可以理解的是，一位二进制一般利用0和1两个状态来衡量数据；两位二进制则利用00，01，10，11四种状态来衡量数据。这里，在对所述两个存储单元同时进行写操作的过程中，可以根据两位二进制的四种状态执行。也就是说，可以同时为选择的两个不同的存储单元使用晶态和非晶态的混合模式进行编程。

本发明实施例提供的相变存储器的控制方法，通过选择相变存储器的一个存储阵列块中的两个存储单元；其中，所述相变存储器包括若干间隔排布的第一类地址线层和第二类地址线层以及位于第一类地址线层和第二类地址线层之间的存储单元层；第一类地址线层包括多条沿第一方向延伸的第一类地址线；第二类地址线层包括多条沿与第一方向垂直的第二方向延伸的第二类地址线；所述存储单元层包括多个存储单元，多个存储单元中的每个存储单元均耦合到与相应存储单元相邻的第一类地址线和第二类地址线上；不同层的第一类地址线层中存在被共同激活控制的第一类地址线；选择的两个存储单元包括与不同层的第二类地址线层中第二类地址线耦合的两个存储单元；对所述两个存储单元同时进行读取操作或写操作。本发明实施例中，一次可以选择相变存储器中的一个存储阵列块中的两个存储单元同时进行读取操作或者写操作，从而实现一次同时访问相变存储器中的两个存储单元。如此，能够在大于两层的多层堆叠的相变存储器执行读取操作或者写操作时，提高访问效率。

为了实现本发明实施例的方法，本发明实施例还提供一种相变存储器的控制装置，图8为本发明实施例装置的组成结构示意图，如图8所示，所述相变存储器的控制装置800包括：选择单元801和处理单元802，其中：

所述选择单元801，用于选择相变存储器的一个存储阵列块中的两个存储单元；其中，所述相变存储器包括若干间隔排布的第一类地址线层和第二类地址线层以及位于第一类地址线层和第二类地址线层之间的存储单元层；第一类地址线层包括多条沿第一方向延伸的第一类地址线；第二类地址线层包括多条沿与第一方向垂直的第二方向延伸的第二类地址线；所述存储单元层包括多个存储单元，多个存储单元中的每个存储单元均耦合到与相应存储单元相邻的第一类地址线和第二类地址线上；不同层的第一类地址线层中存在被共同激活控制的第一类地址线；选择的两个存储单元包括与不同层的第二类地址线层中第二类地址线耦合的两个存储单元。

其中，在一些实施例中，所述选择相变存储器的一个存储阵列块中的两个存储单元，包括，选择相变存储器的一个存储阵列块中的第一存储单元和选择相变存储器的一个存储阵列块中的第二存储单元。

所述处理单元802，对所述两个存储单元同时进行读取操作或写操作。

实际应用时，所述选择单元801及处理单元802可由相变存储器的控制装置中的处理器实现。

在一些实施例中，在所述相变存储器包括四层堆叠设置的存储单元层及自上而下依次分布的顶部第一类地址线层、顶部第二类地址线层、中部第一类地址线层、底部第二类地址线层和底部第一类地址线层；所述顶部第一类地址线层及底部第一类地址线层中存在被共同激活控制的第一类地址线时，

所述选择的两个存储单元包括：与顶部第一类地址线层和顶部第二类地址线层耦合的第一存储单元及与底部第一类地址线层和底部第二类地址线层耦合的第二存储单元。

在一些实施例中，所述相变存储器包括四层堆叠设置的存储单元层及自上而下依次分布的顶部第一类地址线层、顶部第二类地址线层、中部第一类地址线层、底部第二类地址线层和底部第一类地址线层；所述顶部第一类地址线层及底部第一类地址线层中存在被共同激活控制的第一类地址线时，

所述选择的两个存储单元包括：与顶部第二类地址线层和中部第一类地址线层耦合的第一存储单元及与底部第二类地址线层和中部第一类地址线层耦合的第二存储单元。

在一些实施例中，与所述第一存储单元耦合的第一类地址线和与所述第二存储单元耦合的第一类地址线被共同激活控制。

在一些实施例中，所述处理单元802还用于在对所述两个存储单元同时进行读取操作或写操作的过程中，对与所述两个存储单元耦合的选定的第一类地址线均施加第一电压；对与所述两个存储单元耦合的选定的第二类地址线均施加第二电压；所述第一电压为负电压，所述第二电压为正电压；

对所述选择的存储阵列块中所有未选定的第一类地址线均施加第三电压；对所述选择的存储阵列块中所有未选定的第二类地址线均施加第四电压。

在一些实施例中，所述处理单元802还用于在对所述两个存储单元同时进行读取操作的过程中，通过感测所述第二类地址线上的电压的变化来获得所述两个存储单元的存储状态。

在一些实施例中，所述处理单元802还用于在对所述两个存储单元同时进行写操作的过程中，采用两位二进制的方式进行写入。

需要说明的是：上述实施例提供的相变存储器的控制装置在进行相变存储器的控制读取操作时，仅以上述各程序模块的划分进行举例说明，实际应用中，可以根据需要而将上述处理分配由不同的程序模块完成，即将装置的内部结构划分成不同的程序模块，以完成以上描述的全部或者部分处理。另外，上述实施例提供的相变存储器的控制装置与相变存储器的控制方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。

基于上述程序模块的硬件实现，且为了实现本发明实施例的方法，本发明实施例提供一种相变存储器的控制装置900，如图9所示，所述相变存储器的控制装置900包括：处理器901和配置为存储能够在处理器上运行的计算机程序的存储器902，其中：

所述处理器901用于运行所述计算机程序时执行上述一个或多个技术方案提供的方法。

实际应用时，如图9所示，所述相变存储器的控制装置900中的各个组件通过总线系统903耦合在一起。可以理解的是，总线系统903用于实现这些组件之间的连接通信。总线系统903除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图9中将各种总线都标为总线系统903。

在示例性实施例中，本发明实施例还提供了一种存储介质，是计算机可读存储介质，例如包括计算机程序的存储器902，上述计算机程序可由相变存储器的控制装置900的处理器901执行，以完成前述方法所述步骤。计算机可读存储介质可以是移动存储设备、只读存储器(rom，read-onlymemory)、随机存取存储器(ram，randomaccessmemory)、磁碟或者光盘等各种可以存储程序代码的介质。

需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。