UFS装置及其操作方法与流程

ufs装置及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年12月22日提交的申请号为10-2020-0180463的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
3.各个实施例涉及一种ufs(通用闪存)装置及其操作方法。


背景技术：

4.一种存储器系统包括基于来自诸如计算机、服务器、智能手机、平板pc或其它电子装置的主机的请求存储数据的数据存储装置。存储器系统的示例跨度从常规的基于磁盘的硬盘驱动器(hdd)到诸如固态驱动器(ssd)、通用闪存装置(ufs)或嵌入式mmc(emmc)装置的基于半导体的数据存储装置。
5.存储器系统可进一步包括用于控制存储器装置的存储器控制器。存储器控制器可从主机接收命令，并且基于所接收的命令，可运行该命令或者控制对存储器系统中的存储器装置的读取操作/写入操作/擦除操作。存储器控制器可用于运行用于执行逻辑运算的固件操作来控制这些操作。
6.ufs装置可处理从主机接收的命令upiu(ufs协议信息单元)，并且向主机传输作为对命令upiu的响应的响应upiu。在这种情况下，ufs装置可通过将ufs装置的状态信息包括在响应upiu中来向主机传输该ufs装置的状态信息。


技术实现要素：

7.本公开的实施例可提供一种能够将ufs装置状态信息快速地传输到主机的ufs装置及其操作方法。
8.此外，本公开的实施例可提供一种能够支持主机实时检查ufs装置的状态信息的ufs装置及其操作方法。
9.一方面，本公开的实施例可提供一种通用闪存(ufs)装置。
10.ufs装置可收集ufs装置的状态信息。
11.ufs装置可创建包括所收集的状态信息的确认和流控制(acknowledgement and flow control，afc)帧。
12.ufs装置可将afc帧传输到执行与ufs装置的通信的主机。
13.在这种情况下，状态信息可包括以下信息中的至少一个：1)ufs装置的温度信息，2)ufs装置的电压变化信息，3)关于主机与ufs装置之间的通信层的信息，以及4)针对主机的命令传输保持请求信息。
14.ufs装置可通过将状态信息写入ufs装置中包括的一个或多个状态信息寄存器，然后将被写入状态信息寄存器中的状态信息存储在afc帧中来创建afc帧。
15.另一方面，本公开的实施例可提供一种通用闪存(ufs)装置的操作方法。
16.ufs装置的操作方法可包括收集ufs装置的状态信息。
17.ufs装置的操作方法可包括创建包括所收集的状态信息的确认和流控制(afc)帧。
18.ufs装置的操作方法可包括将afc帧传输到执行与ufs装置的通信的主机。
19.在这种情况下，状态信息可包括以下信息中的至少一个：1)ufs装置的温度信息，2)ufs装置的电压变化信息，3)关于主机与ufs装置之间的通信层的信息，以及4)针对主机的命令传输保持请求信息。
20.创建afc帧的操作可包括将状态信息写入ufs装置中包括的一个或多个状态信息寄存器，然后将被写入状态信息寄存器中的状态信息存储在afc帧中。
21.另一方面，本公开的实施例可提供一种包括主机装置和通用闪存(ufs)装置的系统的操作方法。
22.系统的操作方法可包括由主机装置和ufs装置根据移动工业处理器接口(mipi)的标准彼此通信。
23.系统的操作方法可包括由ufs装置通过由该标准定义的确认和流控制(afc)帧向主机装置提供ufs装置的状态的信息。
24.系统的操作方法可包括由主机装置接收afc帧以识别状态。
25.通用闪存(ufs)装置的操作方法可包括根据移动工业处理器接口(mipi)的标准与主机装置通信。
26.通用闪存(ufs)装置的操作方法可包括通过由该标准定义的确认和流控制(afc)帧向主机装置提供ufs装置的状态的信息。
27.主机装置的操作方法可包括根据移动工业处理器接口(mipi)的标准与通用闪存(ufs)装置通信。
28.主机装置的操作方法可包括从ufs装置接收由该标准定义并且包括ufs装置的状态的信息的确认和流控制(afc)帧以识别状态。
29.根据本公开的实施例，与现有的ufs装置相比，通过向主机快速地传输ufs装置的状态信息以便主机实时检查ufs装置的状态信息，可确保较高的可靠性。
附图说明
30.图1是示出基于所公开技术的实施例的存储器系统的配置的示意图。
31.图2是示意性地示出基于所公开技术的实施例的存储器装置的框图。
32.图3是示出基于所公开技术的实施例的存储器装置的字线和位线的结构的示图。
33.图4是根据本公开的实施例的ufs装置的示意图。
34.图5是示出根据本公开的实施例的ufs装置向主机传输afc帧的示例的示图。
35.图6是示出根据本公开的实施例的状态信息的示例的示图。
36.图7是示出图6的通信层信息中包括的信息的示例的示图。
37.图8是示出根据本公开的实施例的由ufs装置将状态信息包括在afc帧中的示例的示图。
38.图9是示出根据本公开的实施例的由ufs装置将状态信息包括在afc帧中的操作的示例的流程图。
39.图10是示出根据本公开的实施例的ufs装置向主机传输afc帧的时间的示例的示
图。
40.图11是示出根据本公开的实施例的操作ufs装置的方法的示图。
41.图12是示出基于所公开技术的一些实施例的计算系统的配置的示图。
具体实施方式
42.在下文中，参照附图详细描述本公开的实施例。在整个说明书中，对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。本文中使用的术语“各个实施例”不一定指所有实施例。
43.图1是示出基于所公开技术的实施例的存储器系统100的示意性配置的示图。
44.在一些实施方案中，存储器系统100可包括被配置成存储数据的存储器装置110，以及被配置成控制存储器装置110的存储器控制器120。
45.存储器装置110可包括多个存储块，每个存储块包括用于存储数据的多个存储器单元。存储器装置110可被配置成响应于从存储器控制器120接收的控制信号而操作。存储器装置110的操作可包括例如读取操作、编程操作(也称为“写入操作”)、擦除操作等。
46.存储器装置110中的存储器单元用于存储数据，并且可布置在存储器单元阵列中。存储器单元阵列可被划分成存储器单元的存储块，并且每个块包括存储器单元的不同页面。在nand闪速存储器装置的典型实施方案中，存储器单元的页面是可被编程或写入的最小存储器单位，并且存储器单元中存储的数据可以块为单位进行擦除。
47.在一些实施方案中，存储器装置110可被实施为诸如以下的各种类型：双倍数据速率同步动态随机存取存储器(ddr sdram)、第四代低功率双倍数据速率(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)、nand闪速存储器、垂直nand闪速存储器、nor闪速存储器、电阻式随机存取存储器(rram)、相变随机存取存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)或自旋转移扭矩随机存取存储器(stt-ram)。
48.存储器装置110可以三维阵列结构来实施。所公开技术的一些实施例适用于具有电荷存储层的任意类型的闪速存储器装置。在一个实施方案中，电荷存储层可由导电材料形成，并且这种电荷存储层可被称为浮栅。在另一实施方案中，电荷存储层可由绝缘材料形成，并且这种闪速存储器装置可被称为电荷撷取闪存(ctf)。
49.存储器装置110被配置成从存储器控制器120接收命令和地址，以访问存储器单元阵列中的使用该地址选择的区域。也就是说，存储器装置110可对存储器装置中具有与从存储器控制器120接收的地址相对应的物理地址的存储器区域执行与所接收的命令相对应的操作。
50.在一些实施方案中，存储器装置110可执行编程操作、读取操作、擦除操作等。在编程操作期间，存储器装置110可将数据写入由地址选择的区域。在读取操作期间，存储器装置110可从由地址选择的存储器区域中读取数据。在擦除操作期间，存储器装置110可擦除由地址选择的存储器区域中存储的数据。
51.存储器控制器120可控制对存储器装置110执行的写入(编程)操作、读取操作、擦除操作和后台操作。后台操作可包括例如被实施以优化存储器装置110的整体性能的操作，诸如垃圾收集(gc)操作、损耗均衡(wl)操作和坏块管理(bbm)操作。
52.存储器控制器120可在主机的请求下控制存储器装置110的操作。可选地，当存储器控制器120执行存储器装置的这种后台操作时，即使没有来自主机的请求，存储器控制器120也可控制存储器装置110的操作。
53.存储器控制器120和主机可以是分开的装置。在一些实施方案中，存储器控制器120和主机可被集成并且被实施为单个装置。在下文的描述中，作为示例，存储器控制器120和主机将作为分开的装置来进行讨论。
54.参照图1，存储器控制器120可包括存储器接口(i/f)122、控制电路123和主机接口(i/f)121。
55.主机接口121可被配置成提供用于与主机通信的接口。
56.当从主机host接收命令时，控制电路123可通过主机接口121接收命令，并且可执行处理所接收的命令的操作。
57.存储器接口122可直接地或间接地连接到存储器装置110，以提供用于与存储器装置110通信的接口。也就是说，存储器接口122可被配置成向存储器装置110和存储器控制器120提供接口连接，以供存储器控制器120基于来自控制电路123的控制信号和指令来对存储器装置110执行存储器操作。
58.控制电路123可被配置成通过存储器控制器120来控制存储器装置110的操作。例如，控制电路123可包括处理器124和工作存储器125。控制电路123可进一步包括错误检测/校正电路(ecc电路)126等。
59.处理器124可控制存储器控制器120的全部操作。处理器124可执行逻辑运算。处理器124可通过主机接口121与主机host通信。处理器124可通过存储器接口122与存储器装置110通信。
60.处理器124可用于执行与闪存转换层(ftl)相关联的操作，以有效地管理对存储器系统100的存储器操作。处理器124可通过ftl将由主机提供的逻辑块地址(lba)转换成物理块地址(pba)。ftl可接收lba，并且通过使用映射表来将lba转换成pba。
61.基于映射单位，存在ftl可采用的各种地址映射方法。典型的地址映射方法可包括页面映射方法、块映射方法和混合映射方法。
62.处理器124可被配置成使从主机接收的数据随机化，以将经随机化的数据写入存储器单元阵列。例如，处理器124可通过使用随机化种子来使从主机接收的数据随机化。经随机化的数据被提供到存储器装置110，并且被写入存储器单元阵列。
63.处理器124可被配置成在读取操作期间使从存储器装置110接收的数据去随机化。例如，处理器124可通过使用去随机化种子使从存储器装置110接收的数据去随机化。经去随机化的数据可被输出到主机host。
64.处理器124可运行固件(fw)来控制存储器控制器120的操作。换言之，处理器124可控制存储器控制器120的全部操作，并且为了执行逻辑运算，在启动期间可运行(驱动)加载到工作存储器125中的固件。
65.固件是指存储在某个非易失性存储器上并且在存储器系统100内部运行的程序或软件。
66.在一些实施方案中，固件可包括各种功能层。例如，固件可包括闪存转换层(ftl)、主机接口层(hil)和闪存接口层(fil)中的至少一个，闪存转换层(ftl)被配置成将主机
host请求中的逻辑地址转换成存储器装置110的物理地址，主机接口层(hil)被配置成对主机host向诸如存储器系统100的数据存储装置发出的命令进行解释并将该命令传递到ftl，并且闪存接口层(fil)被配置成将由ftl发出的命令传递到存储器装置110。
67.例如，固件可存储在存储器装置110中，然后被加载到工作存储器125中。
68.工作存储器125可存储操作存储器控制器120所必需的固件、程序代码、命令或多条数据。工作存储器125可包括例如作为易失性存储器的静态ram(sram)、动态ram(dram)和同步ram(sdram)之中的至少一个。
69.错误检测/校正电路126可被配置成通过使用错误检测和校正码来检测和校正数据中的一个或多个错误位。在一些实施方案中，进行错误检测和校正的数据可包括工作存储器125中存储的数据以及从存储器装置110检索的数据。
70.错误检测/校正电路126可被实施为通过使用错误校正码来对数据进行解码。可通过使用各种解码方案来实施错误检测/校正电路126。例如，可使用执行非系统代码解码的解码器或执行系统代码解码的解码器。
71.在一些实施方案中，错误检测/校正电路126可基于扇区(sector)来检测一个或多个错误位。也就是说，每条读取数据可包括多个扇区。在本公开中，扇区可指小于闪速存储器的读取单位(例如，页面)的数据单位。构成每条读取数据的扇区可基于地址来进行映射。
72.在一些实施方案中，错误检测/校正电路126可计算位错误率(ber)，并且逐个扇区地确定数据中的错误位的数量是否处于错误校正能力范围内。例如，如果ber高于参考值，则错误检测/校正电路126可确定相应扇区中的错误位不可校正，并且将相应扇区标记为“失败”。如果ber低于或等于参考值，则错误检测/校正电路126可确定相应扇区可校正，或者将相应扇区标记为“通过”。
73.错误检测/校正电路126可对所有读取数据相继地执行错误检测和校正操作。当读取数据中包括的扇区可校正时，错误检测/校正电路126可移动到下一扇区，以检查是否需要对下一扇区进行错误校正操作。在以这种方式完成对所有读取数据的错误检测和校正操作时，错误检测/校正电路126可获取关于读取数据中哪个扇区被认为是不可校正的信息。错误检测/校正电路126可将这种信息(例如，不可校正位的地址)提供到处理器124。
74.存储器系统100还可包括总线127，以提供存储器控制器120的构成元件121、122、124、125和126(即，主机接口121、存储器接口122、处理器124、工作存储器125和错误检测/校正电路126)之间的通道。例如，总线127可包括用于传递各种类型的控制信号和命令的控制总线，以及用于传递各种类型的数据的数据总线。
75.作为示例，图1示出存储器控制器120的上述构成元件121、122、124、125和126。注意的是，可省略图中所示的构成元件中的一些，或者可将存储器控制器120的上述构成元件121、122、124、125和126中的一些集成到单个元件中。另外，在一些实施方案中，可将一个或多个其它构成元件添加到存储器控制器120的上述构成元件。
76.图2是示意性地示出基于所公开技术的实施例的存储器装置110的框图。
77.在一些实施方案中，基于所公开技术的实施例的存储器装置110可包括存储器单元阵列210、地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250。
78.存储器单元阵列210可包括多个存储块blk1至blkz，其中z是等于或大于2的自然数。
79.在多个存储块blk1至blkz中，可按行和列设置多个字线wl和多个位线bl，并且可布置多个存储器单元mc。
80.多个存储块blk1至blkz可通过多个字线wl连接到地址解码器220。多个存储块blk1至blkz可通过多个位线bl连接到读取/写入电路230。
81.多个存储块blk1至blkz中的每一个可包括多个存储器单元。例如，多个存储器单元是非易失性存储器单元。在一些实施方案中，可以垂直沟道结构布置这种非易失性存储器单元。
82.存储器单元阵列210可被配置为具有二维结构的存储器单元阵列。在一些实施方案中，可以三维结构布置存储器单元阵列210。
83.存储器单元阵列210中包括的多个存储器单元中的每一个可存储至少一位数据。例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置成存储一位数据的单层单元(slc)。作为另一示例，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置成每存储器单元存储两位数据的多层单元(mlc)。作为另一示例，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置成每存储器单元存储三位数据的三层单元(tlc)。作为另一示例，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置成每存储器单元存储四位数据的四层单元(qlc)。作为另一示例，存储器单元阵列210可包括多个存储器单元，多个存储器单元中的每一个可被配置成每存储器单元存储至少五位数据。
84.参照图2，地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250可作为被配置成驱动存储器单元阵列210的外围电路来操作。
85.地址解码器220可通过多个字线wl连接到存储器单元阵列210。
86.地址解码器220可被配置成响应于控制逻辑240的命令和控制信号而操作。
87.地址解码器220可通过存储器装置110内部的输入/输出缓冲器来接收地址。地址解码器220可被配置成对所接收的地址之中的块地址进行解码。地址解码器220可基于解码后的块地址来选择至少一个存储块。
88.地址解码器220可从电压生成电路250接收读取电压vread和通过电压vpass。
89.在读取操作期间，地址解码器220可将读取电压vread施加到所选择的存储块内的所选择的字线wl，并且将通过电压vpass施加到剩余的未选择的字线wl。
90.地址解码器220可在编程验证操作期间将由电压生成电路250生成的验证电压施加到所选择的存储块内的所选择的字线wl，并且可将通过电压vpass施加到剩余的未选择的字线wl。
91.地址解码器220可被配置成对所接收的地址之中的列地址进行解码。地址解码器220可将解码后的列地址传输到读取/写入电路230。
92.存储器装置110可逐个页面地执行读取操作和编程操作。在请求读取操作和编程操作时接收的地址可包括块地址、行地址和列地址中的至少一个。
93.地址解码器220可基于块地址和行地址来选择一个存储块和一个字线。列地址可由地址解码器220进行解码，并且被提供到读取/写入电路230。
94.地址解码器220可包括块解码器、行解码器、列解码器和地址缓冲器中的至少一个。
95.读取/写入电路230可包括多个页面缓冲器pb。读取/写入电路230可在存储器单元阵列210执行读取操作时作为“读取电路”来操作，并且可在存储器单元阵列210执行写入操作时作为“写入电路”来操作。
96.上述读取/写入电路230也被称为页面缓冲器电路或数据寄存器电路，该页面缓冲器电路包括多个页面缓冲器pb。读取/写入电路230可包括参与数据处理功能的数据缓冲器，并且在一些实施方案中，可进一步包括用于数据高速缓存的高速缓存缓冲器。
97.多个页面缓冲器pb可通过多个位线bl连接到存储器单元阵列210。为了在读取操作和编程验证操作期间检测或感测存储器单元的阈值电压vth，多个页面缓冲器pb可连续地向连接到该存储器单元的位线bl供应感测电流，以在感测节点处检测与电流量成比例的变化，并且可保持或锁存相应的电压作为感测数据，该电流量根据相应存储器单元的编程状态而变化。
98.读取/写入电路230可响应于从控制逻辑240输出的页面缓冲器控制信号而操作。
99.在读取操作期间，读取/写入电路230感测存储器单元的电压值，并且读出该电压值作为数据。读取/写入电路230临时存储检索到的数据data，并且将该数据data输出到存储器装置110的输入/输出缓冲器。在实施例中，除了页面缓冲器pb或页面寄存器之外，读取/写入电路230还可包括列选择电路。
100.控制逻辑240可连接到地址解码器220、读取/写入电路230和电压生成电路250。控制逻辑240可通过存储器装置110的输入/输出缓冲器接收命令cmd和控制信号ctrl。
101.控制逻辑240可被配置成响应于控制信号ctrl来控制存储器装置110的全部操作。控制逻辑240可输出用于将多个页面缓冲器pb的感测节点的电压电平调节到预充电电压电平的控制信号。
102.控制逻辑240可控制读取/写入电路230在存储器单元阵列210中执行读取操作。电压生成电路250可响应于从控制逻辑240输出的电压生成电路控制信号而生成在读取操作期间使用的读取电压vread和通过电压vpass。
103.存储器装置110中包括的存储块blk可包括多个页面pg。在一些实施方案中，以列布置的多个存储器单元形成存储器单元串，并且以行布置的多个存储器单元形成存储块。多个页面pg中的每一个联接到字线wl中的一个，并且存储器单元串str中的每一个联接到位线bl中的一个。
104.在存储块blk中，多个字线wl和多个位线bl可按行和列来布置。例如，多个字线wl中的每一个可沿行方向布置，并且多个位线bl中的每一个可沿列方向布置。作为另一示例，多个字线wl中的每一个可沿列方向布置，并且多个位线bl中的每一个可沿行方向布置。
105.在一些实施方案中，多个字线wl和多个位线bl可彼此相交，从而在多个存储器单元mc的阵列中寻址单个存储器单元。在一些实施方案中，每个存储器单元mc可包括晶体管tr，晶体管tr包括可保持电荷的材料层。
106.例如，在每个存储器单元mc中布置的晶体管tr可包括漏极、源极和栅极。晶体管tr的漏极(或源极)可直接或经由另一晶体管tr连接到相应的位线bl。晶体管tr的源极(或漏极)可直接或经由另一晶体管tr连接到源极线(其可以接地)。晶体管tr的栅极可包括浮栅(fg)和控制栅极(cg)，该浮栅(fg)由绝缘体围绕，并且栅极电压从字线wl施加到控制栅极(cg)。
107.在多个存储块blk1至blkz的每一个中，可在两个最外字线之中更靠近读取/写入电路230的第一最外字线的外侧另外布置第一选择线(也称为源极选择线或漏极选择线)，并且可在另外的第二最外字线的外侧另外布置第二选择线(也称为漏极选择线或源极选择线)。
108.在一些实施方案中，可在第一最外字线与第一选择线之间另外布置至少一个虚设字线。另外，可在第二最外字线与第二选择线之间另外布置至少一个虚设字线。
109.可逐个页面地执行存储块的读取操作和编程操作(写入操作)，并且可逐个存储块地执行擦除操作。
110.图3是示出基于所公开技术的实施例的存储器装置110的字线wl和位线bl的结构的示图。
111.参照图3，存储器装置110具有布置有存储器单元mc的内核区域，以及作为内核区域之外的其余区域、以包括用于执行存储器单元阵列210的操作的电路的辅助区域。
112.在内核区域中，在一个方向上布置的特定数量的存储器单元可称为“页面”pg，并且串联联接的特定数量的存储器单元可称为“存储器单元串”str。
113.字线wl1至wl9可连接到行解码器310。位线bl可连接到列解码器320。对应于图2的读取/写入电路230的数据寄存器330可存在于多个位线bl与列解码器320之间。
114.多个字线wl1至wl9可对应于多个页面pg。
115.例如，如图3所示，多个字线wl1至wl9中的每一个可对应于一个页面pg。当多个字线wl1至wl9中的每一个具有较大大小时，多个字线wl1至wl9中的每一个可对应于至少两个(例如，两个或四个)页面pg。每个页面pg是编程操作和读取操作中的最小单位，并且在进行编程操作和读取操作时，相同页面pg内的所有存储器单元mc可同时执行操作。
116.多个位线bl可连接到列解码器320。在一些实施方案中，可将多个位线bl划分为奇数位线bl和偶数位线bl，使得一对奇数位线和偶数位线共同联接到列解码器320。
117.在访问存储器单元mc时，行解码器310和列解码器320用于基于地址来定位所期望的存储器单元。
118.在一些实施方案中，因为由存储器装置110进行的包括编程操作和读取操作的所有数据处理都经由数据寄存器330发生，所以数据寄存器330起着重要的作用。如果由数据寄存器330进行的数据处理被延迟，则所有其它区域需要等待，直到数据寄存器330完成数据处理，这降低了存储器装置110的整体性能。
119.参照图3所示的示例，在一个存储器单元串str中，多个晶体管tr1至tr9可分别连接到多个字线wl1至wl9。在一些实施方案中，多个晶体管tr1至tr9对应于存储器单元mc。在该示例中，多个晶体管tr1至tr9包括控制栅极cg和浮栅fg。
120.多个字线wl1至wl9包括两个最外字线wl1和wl9。可在第一最外字线wl1的外侧另外布置第一选择线dsl，与另一最外字线wl9相比，该第一最外字线wl1更靠近数据寄存器330并且具有更短的信号路径。可在另外的第二最外字线wl9的外侧另外布置第二选择线ssl。
121.由第一选择线dsl控制导通/关断的第一选择晶体管d-tr具有连接到第一选择线dsl的栅电极，但是不包括浮栅fg。由第二选择线ssl控制导通/关断的第二选择晶体管s-tr具有连接到第二选择线ssl的栅电极，但是不包括浮栅fg。
122.第一选择晶体管d-tr用作将相应的存储器单元串str连接到数据寄存器330的开关电路。第二选择晶体管s-tr用作将相应的存储器单元串str连接到源极线sl的开关。也就是说，第一选择晶体管d-tr和第二选择晶体管s-tr可用于启用或停用相应的存储器单元串str。
123.在一些实施方案中，存储器系统100将预定的导通电压vcc施加到第一选择晶体管d-tr的栅电极，从而导通第一选择晶体管d-tr，并且将预定的关断电压(例如，0v)施加到第二选择晶体管s-tr的栅电极，从而关断第二选择晶体管s-tr。
124.存储器系统100在读取操作或验证操作期间导通第一选择晶体管d-tr和第二选择晶体管s-tr两者。因此，在读取操作或验证操作期间，电流可流过相应的存储器单元串str并流到对应于地的源极线sl，使得可测量位线bl的电压电平。然而，在读取操作期间，在第一选择晶体管d-tr与第二选择晶体管s-tr之间的通/断定时可能存在时间差。
125.在擦除操作期间，存储器系统100可通过源极线sl向衬底施加预定电压(例如，+20v)。在擦除操作期间，存储器系统100施加特定电压以允许第一选择晶体管d-tr和第二选择晶体管s-tr两者浮置。因此，所施加的擦除电压可从所选择的存储器单元的浮栅fg中移除电荷。
126.图4是根据本公开的实施例的ufs装置10的示意图。
127.参照图4，ufs装置10可基于ufs协议与主机通信。例如，ufs装置10可通过移动工业处理器接口(mipi)m-phy和mipi unipro(统一协议)与主机通信，在下文中，统称为ufs协议。
128.另外，ufs装置10可在执行与主机的通信的同时收集ufs装置10的状态信息，并且创建包括所收集的状态信息的确认和流控制(afc)帧。
129.afc帧是用于由ufs协议定义的数据链路层上的主机与ufs装置10之间的流控制的帧。
130.在数据链路层上创建主机与ufs装置10之间的链路之后，可在运行与链路相关的操作的同时使用afc帧。
131.作为示例，在运行链路启动操作或休眠状态退出操作的时候，afc帧可用于检查主机与ufs装置10之间的数据链路层的初始状态。
132.作为另一示例，在运行主机与ufs装置10之间的数据传送操作的时候，通过将目前为止由接收器接收的数据的顺序编号传输到发射器，afc帧可用于对数据帧运行流控制。主机和ufs装置10中的每一个可以是接收器和发射器中的任意一个。
133.ufs装置10可向主机传输包括所收集的ufs装置10的状态信息的afc帧。因此，ufs装置10可将所收集的ufs装置10的状态信息传输到主机。
134.与通过对从主机接收的命令upiu的响应upiu传输ufs装置10的状态信息的情况相比，通过afc帧向主机传输ufs装置10的状态信息的情况可具有以下效果。
135.在ufs装置10通过对从主机接收的命令upiu的响应upiu传输ufs装置10的状态信息的情况下，ufs装置10需要等待主机向ufs装置10传输命令upiu。在从主机接收到命令upiu之后，ufs装置10可将ufs装置10的状态信息写入响应upiu的装置信息属性中，并且设置指示ufs装置10的状态信息已经被写入响应upiu的位，然后将该响应upiu传输到主机。在接收响应upiu并确认ufs装置10的状态信息的写入之后，主机可基于在响应upiu的装置信
息属性中写入的值来检查ufs装置10的状态信息。
136.在这种情况下，仅当主机传输命令upiu时，ufs装置10才可向主机传输状态信息，并且在没有接收到命令upiu的情况下，ufs装置10本身不可以向主机传输ufs装置10的状态信息。因此，如果在ufs装置10中发生问题，主机可能会较晚才识别到ufs装置10中发生的问题，从而可能会延迟解决ufs装置10中发生的问题。
137.另一方面，当ufs装置10通过使用afc帧传输ufs装置10的状态信息时，ufs装置10可更快地向主机传输ufs装置10的状态信息。这是因为一旦创建了主机与ufs装置10之间的链路，即使没有来自主机的请求，也可在与链路相关的操作期间将afc帧传输到主机。因此，主机可在与ufs装置10通信期间通过afc帧实时地检查ufs装置10的状态信息，并且可根据ufs装置10的状态运行动作。因此，ufs装置10可确保比常规ufs装置更高的可靠性。
138.作为示例，当主机基于ufs装置10的状态信息确定ufs装置10异常时，例如，当ufs装置10的温度超过允许的极限温度或者ufs装置10的电压变化超过参考范围或者数据链路层的错误发生率超过允许的阈值比率时，主机可降低与ufs装置10的通信速度。
139.此外，上文参照图1描述的存储器系统100可被应用为ufs装置10。例如，数据可被存储在作为ufs装置10的存储器系统100的存储器装置110中，并且作为ufs装置10的存储器系统100的存储器控制器120可根据ufs协议与主机通信，并且可运行对存储器装置110读取数据或写入数据的操作。
140.图5是示出根据本公开的实施例的ufs装置10向主机传输afc帧的示例的示图。
141.参照图5，ufs装置10和主机可基于ufs协议来执行通信。在这种情况下，ufs协议可具有包括多个通信层的多层结构。
142.ufs协议中包括的通信层可以如下。
143.ufs协议可包括作为l1层的物理层phy。ufs装置10和主机的物理层可交换根据特定物理格式编码的符号。
144.ufs协议可包括作为l1.5层的物理适配器层(physical adapter layer)。物理适配器层是在物理层与数据链路层之间执行转换的层，并且ufs装置10和主机的物理适配器层可彼此交换符号。
145.另外，ufs协议可包括作为l2层的数据链路层。ufs装置10和主机的数据链路层可彼此交换帧。
146.ufs协议可包括作为l3层的网络层。ufs装置10和主机的网络层可彼此交换数据包。
147.另外，ufs协议可包括作为l4层的传输层。ufs装置10和主机的传输层可彼此交换段(segments)。
148.另外，ufs协议可另外包括专用协议层(application-specific protocol layer)。ufs装置10和主机的专用协议层可彼此交换基于针对每个应用定义的协议而创建的消息。
149.在图5中，当在数据链路层中创建afc帧时，ufs装置10可将所收集的ufs装置10的状态信息包括在afc帧中。在这种情况下，ufs装置10的数据链路层可通过装置管理实体(未示出)来收集ufs装置10的状态信息。
150.ufs装置10可将ufs装置10的状态信息包括在afc帧内的预设区域中。可将afc帧划
分为数据头(header)、有效负载(payload)以及校验和。在有效负载内，ufs装置10的状态信息可被包括在针对状态信息分配的区域中。
151.当ufs装置10向主机传输afc帧时，主机可基于由ufs装置10通过数据链路层传输的afc帧来接收ufs装置10的状态信息。主机可通过中断将已经接收ufs装置10的状态信息的事实传送到专用协议层。在这种情况下，ufs装置10的数据链路层可通过装置管理实体(未示出)将相应的中断传送到专用协议层。
152.在上文，已经描述ufs装置10向主机传输afc帧的操作。
153.在下文中，将描述afc帧中包括的ufs装置10的状态信息的具体示例。
154.图6是示出根据本公开的实施例的状态信息的示例的示图。
155.参照图6，ufs装置10的状态信息可包括ufs装置10的温度信息、ufs装置10的电压变化信息、关于主机与ufs装置10之间的通信层的信息以及针对主机的命令传输保持请求信息中的至少一个。
156.ufs装置10可从温度传感器收集ufs装置10的温度信息。在实施例中，温度传感器可位于ufs装置10内部，并且可测量ufs装置10内部的特定区域或者ufs装置10中包括的特定模块的温度。
157.ufs装置10可从电压检测器检测被供应到ufs装置10的电压的变化。电压检测器可位于ufs装置10内部，并且可检测被供应到ufs装置10的电压的变化是否等于或大于设定参考(例如，在参考时间期间电压变化超过第一值)。
158.ufs装置10可通过监测图5中描述的通信层的状态来获取关于通信层的信息。在这种情况下，通信层可以是例如图5中描述的通信层之中的数据链路层或物理层。
159.为了使ufs装置10稳定地操作，可能需要紧急处理时间关键(time-critical)任务(例如，垃圾收集)。当时间关键任务(例如，垃圾收集)发生时，ufs装置10可向主机请求命令传输保持，以便防止由于从主机传输的命令而导致处理时间关键任务的延迟。当主机从ufs装置10接收到保持命令传输的请求时，主机可临时保持命令传输。
160.图7是示出图6的通信层信息中包括的信息的示例的示图。
161.参照图7，关于通信层的信息可包括错误累积信息和错误修复信息中的至少一个，该错误累积信息是关于在相应的通信层中已经累积的错误的信息，并且该错误修复信息是关于修复(recover)在通信层中生成的错误的操作的信息。
162.错误累积信息可以是从设置的参考时间点开始在通信层中累积的错误的总数量，并且错误修复信息可以是从设置的参考点开始在通信层中累积的错误之中被修复的错误的总数量。ufs装置10可通过unipro层的错误相关属性来管理错误累积信息和错误修复信息，并且可将错误累积信息和错误修复信息包括在afc帧中。
163.在上文，已经描述了afc帧中包括的状态信息的示例。
164.在下文中，将描述ufs装置10将状态信息包括在afc帧中的操作的示例。
165.图8是示出根据本公开的实施例的由ufs装置10将状态信息包括在afc帧中的示例的示图。
166.参照图8，ufs装置10可将所收集的ufs装置10的状态信息写入ufs装置10中包括的一个或多个状态信息寄存器，然后可使被写入状态信息寄存器中的状态信息被包括在afc帧中。在被写入状态信息寄存器中的状态信息被包括在afc帧中之后，ufs装置10可将该afc
帧传输到主机。
167.在这种情况下，可针对每个状态信息寄存器写入不同类型的状态信息。例如，可将ufs装置10的温度信息写入状态信息寄存器中的一个状态信息寄存器中，可将ufs装置10的电压变化信息写入状态信息寄存器中的另一状态信息寄存器中，并且可将通信层信息写入另一状态信息寄存器中。
168.图9是示出根据本公开的实施例的由ufs装置10将状态信息包括在afc帧中的操作的示例的流程图。
169.参照图9，ufs装置可监测状态信息(s910)。
170.例如，ufs装置10可在每个预设时段直接检查状态信息的值。例如，在主机与ufs装置10之间的链路被连接之后，ufs装置10可周期性地收集在上述通信层(例如，物理层、数据链路层)中发生的错误累积信息和错误修复信息。
171.作为另一示例，ufs装置10可通过使用用于收集状态信息的模块(例如，温度传感器、电压检测器)来监测是否发生指示状态信息的值变化的中断。例如，当ufs装置10的温度超过预设温度范围时，温度传感器可生成中断，并且当ufs装置10的电压超过预设电压范围时，电压检测器可生成中断。
172.ufs装置10可确定是否已经发生指示状态信息变化的事件(s920)。作为示例，ufs装置10可确定，当发生指示状态信息的值变化的中断时，发生指示状态信息变化的事件。
173.当发生指示状态信息变化的事件(s920-是)时，ufs装置10可将状态信息写入图8中描述的一个或多个状态信息寄存器(s930)。作为示例，ufs装置10可运行用于处理指示状态信息的值变化的中断的中断服务例程(isr)，然后将状态信息写入状态信息寄存器。
174.ufs装置10可将被写入一个或多个状态信息寄存器的状态信息存储在afc帧中(s940)。afc帧可包括被写入一个或多个状态信息寄存器中的状态信息。
175.另一方面，当未发生指示状态信息变化的事件(920-否)时，ufs装置10可进入操作s910并且再次监测状态信息。
176.在上文，已经描述了由ufs装置10将状态信息存储在afc帧中的操作。
177.在下文中，将描述ufs装置10向主机传输包括状态信息的afc帧的时间。
178.作为示例，当在主机与ufs装置10之间的数据链路层上创建链路时，针对通过链路传输帧的所有操作，ufs装置10可向主机传输包括状态信息的afc帧。
179.作为另一示例，ufs装置10可仅在特定时间向主机传输包括状态信息的afc帧。在下文中，这将在图10中进行描述。
180.图10是示出根据本公开的实施例的ufs装置10向主机传输afc帧的时间的示例的示图。
181.参照图10，ufs装置10可在链路启动、休眠状态退出或主机与ufs装置10之间的数据传送时向主机传输afc帧。
182.链路启动时间可指ufs装置10和主机通过链路被连接以便彼此通信的时间。
183.休眠状态退出时间可意为用于减少功耗的休眠状态结束的时间点。
184.主机与ufs装置10之间的数据传送时间可意为主机或ufs装置10传输数据(包括命令和对相应命令的响应)的时间。
185.图11是示出根据本公开的实施例的操作ufs装置10的方法的示图。
186.参照图11，ufs装置10的操作方法可包括收集ufs装置10的状态信息(s1110)。
187.ufs装置10的状态信息可包括ufs装置的温度信息、ufs装置10的电压变化信息、主机与ufs装置10之间的通信层(例如，数据链路层、物理层)的信息以及针对主机的命令传输保持请求信息中的至少一个。
188.此外，主机与ufs装置10之间的通信层的信息可包括错误累积信息和错误修复信息中的至少一个，错误累积信息是关于在相应的通信层中已经累积发生的错误的信息，并且错误修复信息是关于在相应的通信层中发生的错误的修复操作的信息。
189.ufs装置10的操作方法可包括创建包括在操作s1110中收集的状态信息的afc帧(s1120)。
190.在s1120中，ufs装置10可将状态信息写入ufs装置10中包括的一个或多个状态信息寄存器，然后可将被写入状态信息寄存器中的状态信息存储在afc帧中。在这种情况下，当发生指示状态信息变化的事件时，可将状态信息写入状态信息寄存器。
191.另外，ufs装置10的操作方法可包括将在操作s1120中创建的afc帧传输到执行与ufs装置10的通信的主机(s1130)。
192.作为示例，可在链路启动时间、休眠状态退出时间或主机与ufs装置10之间的数据传送时间将afc帧传输到主机。
193.图12是示出基于所公开技术的实施例的计算系统1200的配置的示图。
194.参照图12，基于所公开技术的实施例的计算系统1200可包括：ufs装置10，电连接到系统总线1260；cpu 1210，被配置成控制计算系统1200的全部操作；ram 1220，被配置成存储与计算系统1200的操作相关的数据和信息；用户接口/用户体验(ui/ux)模块1230，被配置成向用户提供用户环境；通信模块1240，被配置成与作为有线和/或无线类型的外部装置通信；以及电源管理模块1250，被配置成管理计算系统1200所使用的电力。
195.计算系统1200可以是个人计算机(pc)，或者可包括诸如智能电话、平板电脑或各种电子装置的移动终端。
196.计算系统1200可进一步包括用于供应操作电压的电池，并且可进一步包括应用芯片组、图形相关模块、相机图像处理器和dram。对于本领域技术人员而言，其它元件将是显而易见的。
197.ufs装置10不仅可包括被配置成将数据存储在磁盘中的装置，诸如硬盘驱动器(hdd)，而且还包括被配置成将数据存储在非易失性存储器中的装置，诸如固态驱动器(ssd)、通用闪存装置或嵌入式mmc(emmc)装置。该非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪速存储器、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、铁电ram(fram)等。另外，ufs装置10可被实施为各种类型的存储装置，并且被安装在各种电子装置内部。
198.基于上述所公开技术的实施例，可有利地减少或最小化存储器系统的操作延迟时间。另外，基于所公开技术的实施例，可有利地减少或最小化在调用特定函数的进程中发生的开销。尽管出于说明的目的，已经利用特定的详情和变化的细节描述了所公开技术的各个实施例，但是本领域技术人员将理解的是，可基于本公开中公开或示出的内容进行各种修改、添加和替换。
199.虽然为了清楚和理解的目的已经详细说明和描述了前述实施例，但是本发明不限
于所提供的细节。如本领域技术人员根据前述公开内容将理解的，存在许多实施本发明的可选方式。因此，所公开的实施例是说明性的，而非限制性的。本发明旨在涵盖落入所附权利要求书范围内的所有修改和替换。