存储器装置的字线特性监测器和相关联方法及系统与流程

1.本公开大体上涉及半导体存储器装置，且更特定来说涉及存储器装置的字线特性监测器和相关联方法及系统。


背景技术：

2.存储器装置广泛用于存储与各种电子装置，例如计算机、无线通信装置、相机、数字显示器等相关的信息。存储器装置经常被提供为计算机或其它电子装置中的内部半导体集成电路及/或外部可卸除装置。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器，包含随机存取存储器(ram)、静态随机存取存储器(sram)、动态随机存取存储器(dram)及同步动态随机存取存储器(sdram)等等需要外加电源来维持其数据。相比之下，非易失性存储器即使在没有外部供电的情况下也可保留其经存储数据。非易失性存储器可用于各种各样的技术中，包含快闪存储器(例如，nand及nor)、相变存储器(pcm)、铁电随机存取存储器(feram)、电阻式随机存取存储器(rram)及磁性随机存取存储器(mram)等等。改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度或以其它方式减少操作延时、增加可靠性、增加数据保持、降低功率消耗或降低制造成本以及其它度量。


技术实现要素：

3.一方面，本技术案涉及一种设备，其包括：存储器阵列；字线驱动器，其经耦合到所述存储器阵列的字线；及外围电路系统，其与所述存储器阵列及所述字线驱动器耦合，所述外围电路系统经配置以：激活所述字线驱动器；响应于所述字线的电压达到阈值而传输第一信号；及至少部分地基于将所述第一信号与参考进行比较来传输第二信号。
4.另一方面，本技术案涉及一种方法，其包括：激活耦合到存储器阵列的字线的字线驱动器；响应于所述字线的电压达到阈值而传输第一信号；及至少部分地基于将所述第一信号与参考进行比较来传输第二信号。
5.另一方面，本技术案涉及一种系统，其包括：主机装置；及半导体装置，其与所述主机装置耦合，所述半导体装置包含：存储器阵列；字线驱动器，其经耦合到所述存储器阵列的字线；及外围电路系统，其与所述存储器阵列及所述字线驱动器耦合，所述外围电路系统经配置以：激活所述字线驱动器；响应于所述字线的电压达到阈值而传输第一信号；至少部分地基于将所述第一信号与参考进行比较来传输第二信号；及将所述第二信号发送到所述主机装置，所述第二信号包含与所述字线相关联的地址。
附图说明
6.从下文所给出的详细描述及从本公开的各种实施例的附图，将更全面地理解本公开。附图中的组件不一定按比例绘制。相反，重点放在清楚地说明本技术的原理上。
7.图1是示意性地说明根据本技术的实施例的存储器装置的框图。
8.图2是说明根据本技术的实施例的存储器装置的字线特性监测器的框图。
9.图3说明与根据本技术的实施例的存储器装置的字线特性监测器相关联的时序图。
10.图4是示意性地说明根据本技术的实施例的存储器装置的字线特性监测器的框图。
11.图5是具有根据本技术的实施例配置的存储器装置的系统的框图。
12.图6是说明根据本技术的实施例的操作存储器装置的方法的流程图。
具体实施方式
13.随着存储器单元扩展以增加存储器装置的存储器密度及存储容量，满足存储器装置的各种可靠性准则变得越来越具挑战性。错误检查及校正(ecc)功能可有助于规避某些可靠性问题，但增加总体存储器系统带宽及成本的开销。因而，存储器系统可降低ecc稳健性，这又趋向增加所属领域中的存储器装置故障。此外，与在当前最先进半导体制造技术(例如，dram技术)中形成存储器阵列的字线相关联的挑战可生成可能本质上潜在的(若干)异常缺陷机制。在系统(例如，计算系统、数据中心环境)中已实施存储器装置之后，此(类)缺陷机制可能表现为各种可靠性问题，这在一些情况下可能引起系统关闭。
14.存储器阵列的个别字线(行)通过切换晶体管(例如，金属氧化物半导体(mos)晶体管的栅极)与多个存储器单元(例如，1,024个dram单元)耦合。当字线电压大于切换晶体管的阈值电压时，存储器单元经连接(“开启”)到对应位线。类似地，当字线电压小于切换晶体管的阈值电压时，存储器单元未经连接(“关闭”)到对应位线。因而，字线的切换特性对于存储器阵列是重要的。如果字线电压打开太慢，那么存储器单元可能无法将它们的电荷“共享”给位线，且耦合到位线的感测放大器可能无法确定存储器单元在指定时间帧内的逻辑状态(例如，0或1)。类似地，如果字线电压关掉太慢，那么存储器单元可能无法从位线足够快地关闭，且存储器单元的逻辑状态可能被破坏。由不当字线特性(例如，切换特性)引发的此类故障可被称为行故障。在一些情况下，行故障可能是不可校正的(例如，超出ecc能力)。另外或替代地，行故障可是不可检测的。
15.本技术的若干实施例涉及监测存储器阵列的字线的切换特性。本技术可用于监测及检测字线切换特性的降级(或降级的征兆)，使得包含存储器阵列的存储器装置可在早期实施针对行故障的防备及/或预防措施以避免在存储器操作期间出现问题—例如，大量感测故障、被损坏的数据等。鉴于沿着字线的信号传播以及严格的处理条件，可在最坏情况位置处完成此字线切换特性监测。防备及/或预防措施可包含隔离存储器阵列的某些部分，在适当情况下引退(若干)存储器装置，向与存储器装置耦合的主机装置通知降级(或降级的征兆)，监测“弱”字线自检测到其降级或征兆以来的行为，增加ecc稳健性等等。
16.参考图1描述支持本技术的实施例的存储器装置。参考图2提供对存储器阵列及用于监测字线切换特性的方案的更详细描述。图3中描述时序图以说明根据本技术的实施例监测及检测字线切换特性。参照图4提供对根据本技术的实施例监测存储器装置的字线切换特性的更详细描述。参考图5描述根据本技术的实施例的包含经配置以支持字线特性监测器的存储器装置的存储器系统。参考图6描述根据本技术的实施例的操作字线特性监测器的存储器装置的方法。
17.图1是示意性地说明根据本技术的实施例的存储器装置100的框图。存储器装置
100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，图1的实例中的存储体0-15)，且每一存储体可包含多个字线(wl)、多个位线(bl)及布置在字线(例如，m个字线，其也可被称为行)与位线(例如，n个位线，其也可被称为列)的相交点处的多个存储器单元(例如，m
×
n个存储器单元)。多个字线中的每一字线可与经配置以在存储器操作期间控制字线的电压的对应字线驱动器(wl驱动器)耦合。
18.在一些实施例中，存储器阵列150中的字线中的每一者经耦合到字线电压(wlv)监测组件。在一些实施例中，wlv监测组件可包含开关(例如，n沟道mos晶体管、p沟道mos晶体管、二极管)，所述开关可响应于wlv达到阈值而打开或关掉，使得电流(即，诊断信号)可流动。在一些实施例中，wlv监测组件可包含经配置以响应于wlv达到阈值而接通或切断的电路。wlv监测组件可基于监测到(及/或检测到)wlv达到阈值来生成(及/或传输，以其它方式产生)诊断信号。此外，存储器装置100可经配置以生成参考(或参考信号)，使得存储器装置100的比较器(未展示)可将诊断信号及参考信号进行比较。如果诊断信号鉴于参考信号而指示字线切换特性的降级的迹象，那么比较器可生成(及/或传输)用于存储器装置100的警报信号。随后，存储器装置100可采取某些防备及/或预防措施，例如通知与存储器装置100耦合的主机装置。
19.存储器单元可包含数种不同存储器媒体类型中的任一者，包含电容、相变、磁阻、铁电等。在一些实施例中，存储器阵列150的一部分可经配置以存储ecc奇偶校验位。字线wl的选择可由行解码器140来执行，且位线bl的选择可由列解码器145来执行。感测放大器(samp)可为对应位线bl提供且经连接到至少一个相应的局部i/o线对(liot/b)，所述局部i/o线对又可经由可用作开关的传送门(tg)耦合到至少一个相应的主i/o线对(miot/b)。存储器阵列150还可包含板线及用于管理它们的操作的对应电路系统。
20.存储器装置100可采用多个外部端子，所述多个外部端子包含耦合到命令总线及地址总线以分别接收命令信号cmd及地址信号addr的命令及地址端子。存储器装置可进一步包含用于接收芯片选择信号cs的芯片选择端子，用于接收时钟信号ck及ckf的时钟端子，用于接收数据时钟信号wck及wckf的数据时钟端子，数据端子dq、rdqs、dbi(用于数据总线反转功能)，及dmi(用于数据掩码反转功能)，电源端子vdd、vss、vddq及vssq。
21.可从外部向命令端子及地址端子供应地址信号及存储体地址信号。供应到地址端子的地址信号及存储体地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(xadd)供应到行解码器140(其可被称为行驱动器)，并将经解码列地址信号(yadd)供应到列解码器145(其可被称为列驱动器)。地址解码器110还可接收addr输入的存储体地址部分且将经解码存储体地址信号(badd)及存储体地址信号供应到行解码器140及列解码器145两者。
22.可从存储器控制器向命令及地址端子供应命令信号cmd、地址信号addr及芯片选择信号cs。所述命令信号可表示来自存储器控制器的各种存储器命令(例如，刷新命令、激活命令、预充电命令、存取命令，其可包含读取命令及写入命令)。选择信号cs可用于选择存储器装置100以响应于提供到命令及地址端子的命令及地址。当有效cs信号经提供到存储器装置100时，可对命令及地址进行解码且可执行存储器操作。命令信号cmd可作为内部命令信号icmd经由命令/地址输入电路105提供到命令解码器115。
23.命令解码器115可包含用于对内部命令信号icmd进行解码以生成用于执行存储器
操作的各种内部信号及命令，例如，用于选择字线的行命令信号及用于选择位线的列命令信号的电路。存储器装置100可基于对内部命令信号icmd进行解码来执行的存储器操作的其它实例包含刷新命令(例如，重新建立存储在存储器阵列150的个别存储器单元中的全部电荷)、激活命令(例如，激活特定存储体中的行，在一些情况下用于后续存取操作)或预充电命令(例如，取消激活特定存储体中的经激活行)。内部命令信号还可包含输出及输入激活命令，例如时控命令cmdck(图1中未展示)。
24.在一些实施例中，命令解码器115可进一步包含用于跟踪各种计数及/或值(例如，由存储器装置100接收的刷新命令或由存储器执行的自刷新操作的计数)及/或用于存储存储器装置100的各种操作条件以执行某些功能、特征及模式(或测试模式)的一或多个寄存器118。因而，在一些实施例中，寄存器118(或寄存器118的子集)可被称为模式寄存器。另外或替代地，存储器装置100可包含寄存器118作为命令解码器115之外的单独组件。在一些实施例中，寄存器118可包含经配置以将专业化数据写入到存储器装置100及/或从存储器装置100读取专业化数据的多用途寄存器(mpr)。
25.当向具有开放行的存储体发出读取命令且及时供应列地址作为读取命令的部分时，可从在存储器阵列150中的由行地址(其可能已被提供为识别开放行的激活命令的部分)及列地址指定的存储器单元读取读取数据。读取命令可由命令解码器115接收，所述命令解码器可将内部命令提供到输入/输出电路160，使得可根据rdqs时钟信号经由读取/写入放大器155及输入/输出电路160从数据端子dq、rdqs、dbi及dmi输出读取数据。读取数据可在由可经编程在存储器装置100中，例如，在模式寄存器(例如，寄存器118)中的读取延时信息rl定义的时间提供。读取延时信息rl可根据ck时钟信号的时钟循环来定义。例如，读取延时信息rl可为在提供相关联读取数据时由存储器装置100接收读取命令之后的ck信号的时钟循环的数目。
26.当向具有开放行的存储体发出写入命令且及时供应列地址作为写入命令的一部分时，可根据wck及wckf时钟信号将写入数据供应到数据端子dq、dbi及dmi。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供到输入/输出电路160，使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据可经写入在由行地址及列地址指定的存储器单元中。写入数据可在由写入延时wl信息定义的时间提供到数据端子。写入延时wl信息可经编程在存储器装置100中，例如，在模式寄存器(例如，寄存器118)中。写入延时wl信息可根据ck时钟信号的时钟循环来定义。例如，写入延时wl信息可为在接收相关联写入数据时由存储器装置100接收写入命令之后的ck信号的时钟循环的数目。
27.可向电源端子供应电源电势vdd及vss。这些电源电势vdd及vss可经供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势vdd及vss来生成各种内部电势vpp、vod、vary、vperi等。内部电势vpp可用在行解码器140中，内部电势vod及vary可用在包含在存储器阵列150中的感测放大器中，且内部电势vperi可用在许多其它电路块中。
28.还向电源端子供应电源电势vddq。电源电势vddq可连同电源电势vss一起供应到输入/输出电路160。在本技术的实施例中，电源电势vddq可为与电源电势vdd相同的电势。在本技术的另一实施例中，电源电势vddq可为与电源电势vdd不同的电势。然而，专用电源电势vddq可用于输入/输出电路160，使得由输入/输出电路160生成的电源噪声不会传播到
其它电路块。
29.可向时钟端子及数据时钟端子供应外部时钟信号及互补外部时钟信号。外部时钟信号ck、ckf、wck、wckf可经供应到时钟输入电路120。ck及ckf信号可互补，且wck及wckf信号也可互补。互补时钟信号可在相同时间具有相反时钟电平及相反时钟电平之间的转变。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，而当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，而当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
30.包含在时钟输入电路120中的输入缓冲器可接收外部时钟信号。例如，当由来自命令解码器115的cke信号启用时，输入缓冲器可接收ck及ckf信号以及wck及wckf信号。时钟输入电路120可接收外部时钟信号以生成内部时钟信号iclk。内部时钟信号iclk可经供应到内部时钟电路130。内部时钟电路130可基于经接收内部时钟信号iclk及来自命令解码器115的时钟启用信号cke来提供各种相位及频率控制的内部时钟信号。例如，内部时钟电路130可包含接收内部时钟信号iclk且将各种时钟信号提供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可进一步提供输入/输出(io)时钟信号。io时钟信号可经供应到输入/输出电路160且可用作用于确定读取数据的输出定时及写入数据的输入定时的定时信号。io时钟信号可以多个时钟频率提供io，使得数据可以不同数据速率从存储器装置100输出及输入到存储器装置100。当期望高存储器速度时，可期望更高时钟频率。当期望更低功率消耗时，可期望更低时钟频率。内部时钟信号iclk还可经供应到到定时发生器135且因此可生成各种内部时钟信号。
31.存储器装置100可经连接到能够利用存储器来暂时或持久存储信息的数个电子装置中的任一者或其组件。例如，存储器装置100的主机装置可为例如台式或便携式计算机的计算装置、服务器、手持装置(例如，移动电话、平板电脑、数字阅读器、数字媒体播放器)或其某个组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如，交换机、路由器等)或数字图像、音频及/或视频的记录器、车辆，电器、玩具或数个其它产品中的任一者。在一个实施例中，主机装置可直接连接到存储器装置100，但是在其它实施例中，主机装置可间接连接到存储器装置(例如，通过联网连接或通过中间装置)。
32.图2是说明根据本技术的实施例的存储器装置(例如，参考图1所描述的存储器装置100)的字线特性监测器的框图200。图200包含存储器阵列205，该存储器阵列可为参考图1所描述的存储器阵列150的实例或包含其方面。此外，图200包含字线解码器210(其可为行解码器140的实例或包含行解码器140的方面)及多个wlv监测组件245(也个别地识别为wlv监测组件245a到245m)。
33.存储器阵列205可包含多个全局字线(其中的一者被展示为全局字线220)及与全局字线220耦合的多个局部字线225。所述局部字线可被称为子字线。此外，存储器阵列205包含多个位线235，以及在局部字线225与位线235之间的每一拓扑相交点处的存储器单元240。存储器阵列205还包含多个字线驱动器230(也个别地识别为字线驱动器230a到230m)，所述多个字线驱动器中的每一者经耦合到对应局部字线225。字线驱动器230可经配置以接收经配置以激活特定字线驱动器来选择(例如，驱动)局部字线225中的一者的输入信号216(也个别地识别为输入信号216a到216m)。在一些实施例中，字线解码器210可经配置以接收
地址信号215(例如，参考图1所描述的xadd)且选择全局字线220。此外，字线解码器210还可选择(例如，经由输入信号216)特定字线驱动器230以基于地址信号215来激活(例如，选择、驱动、打开或关掉)局部字线225中的一者。
34.图200描绘耦合到对应局部字线225的个别wlv监测组件245。每一wlv监测组件245可经配置以监测对应局部字线225的电压(例如，wlv)的变化。在一些实施例中，wlv监测组件245可包含单个n沟道mos晶体管或单个p沟道mos晶体管。例如，响应于wlv增加而达到第一阈值(例如，响应于对局部字线225执行的激活命令)，n沟道mos晶体管(或p沟道mos晶体管)可打开(或关掉)以指示局部字线225达到阈值。类似地，响应于wlv减小而达到另一阈值(例如，响应于对局部字线225执行的预充电命令)，n沟道mos晶体管(或p沟道mos晶体管)可关掉(或打开)以指示局部字线225达到第二阈值。
35.在一些实施例中，wlv监测组件245可经安置在局部字线225的与字线驱动器230相对的端(例如，位置250)处。换句话说，字线驱动器230可从局部字线225的第一端耦合到所述局部字线且wlv监测组件245可从局部字线225的第二端耦合到所述局部字线，所述第二端与第一端相对。局部字线225的此类位置(例如，对应于局部字线225的与字线驱动器230相对的端的位置250)可被视为局部字线鉴于与电压信号从局部字线的一端传播到另一端相关联的延迟(例如，由于与局部字线相关联的分布式rc网络)而建立所需wlv的最坏情况位置。因此，从电压信号传播的观点来看，附接在局部字线225的相对端(例如，最坏情况位置250)处的wlv监测组件245可监测wlv的最坏情况转变。
36.此外，鉴于制造高密度存储器阵列，在包含存储器阵列205的存储器装置的制造工艺步骤期间，形成局部字线225可对应于最具挑战性的领域之一。例如，局部字线225可对应于给定工艺技术节点的最小线宽。类似地，局部字线225之间的间隔可对应于工艺技术节点的最小间隔。因而，包含局部字线225的存储器阵列205的一部分可易于包含可能导致字线切换特性降级及/或行故障的降级的(若干)缺陷。因而，从制造工艺技术的观点来看，耦合到局部字线225的wlv监测组件245可被视为提供与字线切换特性相关的敏感诊断信号。
37.尽管在前述实例中，每一局部字线225被描述及说明为在一端处与字线驱动器230耦合且在相对端处与wlv监测组件245耦合，但本技术不限于此。例如，多于一个wlv监测组件可经耦合到局部字线225。此外，一或多个wlv监测组件可经耦合在与相对端不同的各个位置处。例如，处理条件与存储器阵列布局之间的特殊相互作用可确定局部字线的不同位置处的最坏情况位置，而非与字线驱动器230相对的端。类似地，一或多个wlv监测组件可经耦合到全局字线的各个位置。此外，与wlv监测组件类似的电压监测组件可经耦合到除字线以外的存储器装置的各种功能块(例如，感测组件、行解码器、列解码器)以提供电路健康诊断信号。
38.图3说明与根据本技术的实施例的存储器装置(例如，参考图1及2所描述的存储器装置)的字线特性监测器相关联的时序图301及302。时序图301包含实例字线电压(wlv)波形310及可由wlv监测组件(例如，wlv监测组件245)基于wlv波形310来生成(传输)的实例诊断信号(或波形)。时序图302包含参考信号320，所述参考信号也可被称为可由存储器装置生成的参考(或参考波形)。此外，时序图302说明可由wlv监测组件基于wlv监测组件耦合到的字线的wlv波形来生成(传输)的诊断信号(或波形)325、330及335。
39.图301的wlv波形310说明响应于存储器装置在时间t0激活耦合到字线(例如，局部
字线225)的字线驱动器(例如，字线驱动器230)的所述字线的电压的向上转变。wlv波形310可对应于字线在其最坏情况位置(例如，最坏情况位置250)处的电压。例如，存储器装置可在时间t0激活耦合到局部字线225a的字线驱动器230a以执行激活命令。由于从字线驱动器230a通过字线到最坏情况位置250的传播延迟，最坏情况位置处的wlv可在时间t0之后开始上升。在时间t1，wlv可达到已基于若干因素预先确定的阈值，例如，存储器单元的切换晶体管的阈值电压(v
t
)、影响v
t
值的统计工艺变动等。
40.耦合到局部字线225a的wlv监测组件245a可经配置以确定(例如，检测、感测)字线电压在时间tl达到阈值。wlv监测组件245a可响应于字线电压达到阈值而生成(或传输)诊断信号315。尽管图301描绘包含与wlv波形310大体上类似的向上转变的诊断信号315，但在其它实施例中，诊断信号可具有与诊断信号315大体上不同的外观。例如，在一些实施例中，诊断信号可在时间t1包含向下转变。在其它实施例中，诊断信号可在时间t1包含短电流脉冲。此外，尽管实例wlv波形被描绘为包含向上转变(例如，响应于执行激活命令)，但例如响应于执行预充电命令，wlv波形可包含向下转变。
41.在一些实施例中，存储器装置可结合存储器装置的参考组件生成时序图302中所描绘的参考信号320，使得存储器装置可比较由wlv监测组件生成的诊断信号。参考信号320可包含被表示为“d
ref”的参考持续时间及参考转变322，以及其它特征。参考持续时间d
ref
可对应于预定时间段，在所述时间段期间预期字线(例如，局部字线225a)响应于存储器装置在时间t0激活耦合到所述字线的字线驱动器(例如，字线驱动器230a)而达到阈值。例如，如果局部字线在参考持续时间d
ref
或早于参考持续时间d
ref
在其最坏情况位置(例如，参考图2所描述的位置205)处达到阈值，那么认为局部字线能够满足与已激活字线驱动器的命令(例如，激活命令、预充电命令)相关联的时间要求。此外，参考转变322可对应于电压波形的转变，例如，如参考信号320中所描绘的电压的向上转变。替代地，在一些实施例中，参考波形310的转变可为向下转变(未展示)。
42.诊断信号325、330及335可由在它们的最坏情况位置(例如，最坏情况位置250)处耦合到对应字线的wlv监测组件(例如，wlv监测组件245)生成(传输)。此外，诊断信号325、330及335各自分别包含转变327、332及337。转变327、332及337可对应于相应字线的电压达到阈值，如参考时序图301所描述。
43.例如，诊断信号325在时间ta包含转变327，所述转变对应于字线(例如，字线225a)的电压响应于在时间t0激活耦合到所述字线的字线驱动器(例如，字线驱动器230a)而达到阈值(例如，在其最坏情况位置250处)。在这个实例中，存储器装置可通过将参考信号320与诊断信号325进行比较来确定字线是“健康的”(例如，能够满足与指向字线的命令相关联的时间要求)。即，存储器装置可确定与诊断信号325相关联的持续时间(例如，t0与ta之间的持续时间)比参考持续时间d
ref
小时间量δ1。另外或替代地，存储器装置可确定诊断信号325在时间ta的转变327比在时间tr的参考转变322领先时间量δ1。
44.类似地，诊断信号330在时间tb包含转变332，所述转变对应于字线(例如，字线225b)的电压响应于在时间t0激活耦合到所述字线的字线驱动器(例如，字线驱动器230b)而达到阈值(例如，在其最坏位置250处)。在这个实例中，存储器装置可确定字线是“不健康的”(例如，可能无法满足与指向字线的命令相关联的时间要求)或通过将参考信号320与诊断信号330进行比较来以其它方式展示降级的迹象(例如，能够满足现在的时间要求，但可
能有利于针对将来可能出现的行故障问题实施预防及/或防备措施)。在这点上，存储器装置可确定与诊断信号330相关联的持续时间(例如，t0与tb之间的持续时间)比参考持续时间d
ref
大时间量δ2。另外或替代地，存储器装置可确定诊断信号330在时间tb的转变332比在时间tr的参考转变322滞后时间量δ2。
45.在一些实施例中，存储器装置可基于将诊断信号与参考信号进行比较(例如，如果诊断信号包含大于参考持续时间的持续时间及/或滞后于参考转变的转变)来生成(及/或传输)警报信号。此外，存储器装置可响应于生成警报信号，将与字线相关联的地址存储在存储器装置的寄存器(例如，参考图1所描述的寄存器118)中。在一些实施例中，存储器装置可响应于从与存储器装置耦合的主机装置接收到包含地址的存取命令而用存储器阵列(例如，存储器阵列150、存储器阵列205)的不同地址替换所述地址。在一些实施例中，存储器装置可响应于执行包含所述地址的存取命令，确定存储器装置的ecc引擎(或组件)是否检测到与所述地址相关联的数据中的至少一个错误。在一些实施例中，存储器装置可将警报信号发送到与存储器装置耦合的主机装置(或以其它方式通知主机装置)，警报信号包含与字线相关联的地址。
46.在一些实施例中，存储器装置可经配置以基于存储器装置已检测到的降级程度来将预防及/或防备措施组织成多层级措施(或响应)。例如，如果存储器装置确定降级对应于时间量δ2(例如，时间tb早于预定时间t
crit
)，那么存储器装置可开始监测存储器装置的ecc引擎(或组件)是否在执行包含所述地址的存取命令之后检测到与所述地址相关联的数据中的至少一个错误。此外，存储器装置确定降级对应于时间量δ3(例如，时间tc晚于时间t
crit
)，存储器装置可响应于接收到包含所述地址的存取命令而用存储器阵列的不同地址替换所述地址，将警报信号发送到与存储器装置耦合的主机装置，或以其它方式向主机装置通知与字线相关联的潜在问题。
47.在一些实施例中，存储器装置可经配置以确定存储器阵列的哪一字线是具有最大降级的字线。例如，存储器装置可执行刷新操作或错误检查及清理(ecs)操作。此类操作通常包含存取(例如，激活及取消激活字线驱动器)存储器阵列的字线，且为存储器装置提供评估存储器阵列的字线的“健康”的机会。作为实例，诊断信号335在时间tc包含转变337，所述转变对应于字线(例如，字线225m)的电压响应于在时间t0激活耦合到所述字线的字线驱动器(例如，字线驱动器230m)而达到阈值(例如，在其最坏情况位置250处)。存储器装置可确定与诊断信号335相关联的持续时间(例如，t0与tc之间的持续时间)大于参考持续时间d
ref
，且所述持续时间大于与存储器阵列的其它字线(例如，字线225a、字线225b)相关联的持续时间中的任一者。另外或替代地，存储器装置可确定诊断信号335在时间tc的转变337滞后于在时间tr的参考转变322，且可确定转变337晚于与存储器阵列的其它局部字线(字线225a、字线225b)相关联的转变中的任一者发生。
48.图4是示意性地说明根据本技术的实施例的存储器装置(例如，参考图1到3所描述的存储器装置)的字线特性监测器的框图400。图400包含存储器阵列405(其可为存储器阵列150及/或存储器阵列205的实例或包含存储器阵列150及/或存储器阵列205的方面)。例如，存储器阵列405说明全局字线220、局部字线225(其中的一者被描绘为局部字线225a)及字线驱动器230(其中的一者被描绘为耦合到局部字线225a的字线驱动器230a)。图400进一步包含外围电路系统410(其可被视为包含在最坏情况位置处与局部字线225a耦合的wlv监
测组件245a)、参考组件420(其可被称为经配置以生成电压参考及/或电流参考的参考信号/波形组件)、比较器430、寄存器440(其可为寄存器118的实例或包含寄存器118的方面)、ecc组件445等等。
49.如图400中所展示，外围电路系统410可与存储器阵列405及字线驱动器230耦合。此外，外围电路系统410可经配置以激活字线驱动器(例如，字线驱动器230a)，且响应于局部字线225a的字线电压达到阈值而使用wlv监测组件245a来生成(及/或传输)诊断信号415(例如，第一信号)。在一些情况下，外围电路系统410可结合参考组件420生成参考信号425(例如，参考图3所描述的参考信号320)，使得外围电路系统410可在一些情况下结合比较器430将诊断信号415与参考信号425进行比较。随后，外围电路系统410可在一些情况下基于将诊断信号415与参考信号425进行比较来结合比较器430生成(及/或传输)警报信号435(例如，第二信号)。例如，如果诊断信号415包含大于参考持续时间的持续时间及/或滞后于参考转变的转变，那么外围电路系统410可生成警报信号435。
50.在一些情况下，外围电路系统410可响应于从与存储器装置耦合的主机装置接收到指向字线(例如，局部字线225a)的存取命令(例如，读取命令、写入命令)而激活字线驱动器。在一些情况下，外围电路系统410可响应于启动指向字线的刷新操作而激活字线驱动器。在一些情况下，外围电路系统410可响应于启动指向字线的ecs操作而激活字线驱动器。
51.刷新操作可响应于向存储器装置发出的刷新命令而启动或可由存储器装置自触发(例如，以减轻行锤击问题)。刷新操作可包含激活(开启)存储器阵列的行的操作(例如，激活命令)，及取消激活经开启存储器行的另一操作(例如，预充电命令)。此外，存储器装置可对存储器阵列的每个行执行刷新操作。因而，刷新操作可为存储器装置提供评估整个存储器阵列的字线切换特性的机会。以这种方式，存储器装置可确定存储器阵列的哪一行最易于经历行故障(例如，由于字线切换特性的降级)。
52.类似地，ecs操作可为存储器装置提供评估存储器阵列的行的字线切换特性的另一机会。ecs操作可从每一行读取数据(例如，执行激活命令)且将数据存储回到所述行(在校正某些错误之后，如果在数据中检测到某些错误)并取消激活经开启行(例如，执行预充电命令)。因此，在刷新操作及/或ecs操作期间，外围电路系统410可监测存储器阵列405的行(例如，局部字线225)的健康，且确定哪一局部字线是具有最大降级的局部字线，如，由于字线切换特性的降级而易于经历行故障问题。
53.参考组件420可如图400中所展示那样与外围电路系统410耦合且经配置以生成参考信号425。参考信号425可包含一或多个预定参数，例如参考持续时间(例如，参考图3描述的d
ref
)、电压波形的参考转变(例如，参考转变322)或两者。外围电路系统410可在将诊断信号415与参考信号425进行比较时确定与诊断信号415相关联的持续时间大于参考持续时间，其中所述持续时间对应于在激活字线驱动器(例如，字线驱动器230a)与字线电压达到阈值之间的时间段。另外或替代地，外围电路系统410可在将诊断信号415与参考信号425进行比较时确定诊断信号415的转变滞后于参考转变，其中诊断信号的转变与字线电压达到阈值相关联。
54.在一些实施例中，外围电路系统410可响应于生成警报信号435(例如，如果诊断信号415包含大于参考信号425的参考持续时间的持续时间及/或如果诊断信号415包含滞后于参考信号425的参考转变的转变)将与字线相关联的地址存储在与外围电路系统410耦合
的寄存器440中。此外，外围电路系统410可响应于从与存储器装置耦合的主机装置接收到包含地址的存取命令而用存储器阵列405的不同地址替换所述地址。另外或替代地，外围电路系统410可响应于执行包含所述地址的存取命令而确定存储器装置的ecc组件445是否检测到与所述地址相关联的数据中的至少一个错误。另外或替代地，外围电路系统410可将警报信号435发送到与存储器装置耦合的主机装置(例如，经由到主机的信号450)，其中警报信号包含与字线相关联的地址。
55.图5是具有根据本技术的实施例配置的存储器装置500的系统501的框图。存储器装置500可为参考图1到4所描述的存储器装置的实例或包含其方面。如所展示，存储器装置500包含主存储器502(例如，dram、nand快闪存储器、nor快闪存储器、feram、pcm等)及可操作地耦合到主机装置508的控制电路系统506(例如，上游中央处理器(cpu)、存储器控制器)。控制电路系统506可包含参考图1到4所描述的各种组件的方面。例如，控制电路系统506可包含命令/地址输入电路105、地址解码器110、命令解码器115、字线解码器210、wlv监测组件245、外围电路系统410、参考组件420、比较器430等等的方面。
56.主存储器502包含多个存储器部件520，所述多个存储器部件各自包含多个存储器单元(例如，存储器单元240)。存储器部件520可为个别存储器裸片、单个存储器裸片中的存储器平面、与穿硅通路(tsv)垂直连接的存储器裸片堆叠等。例如，在一个实施例中，存储器部件520中的每一者可由半导体裸片形成且与其它存储器部件裸片一起布置在单个装置封装中。在其它实施例中，多个存储器部件520可经共置在单个裸片上及/或跨多个装置封装分布。在一些实施例中，存储器部件520还可被细分成存储器区528(例如，存储体、排、沟道、块、页面等)。
57.存储器单元可包含例如经配置以持久或半持久存储数据的浮动栅极、电荷陷阱、相变、电容、铁电、磁阻及/或其它合适存储元件。主存储器502及/或个别存储器部件520还可包含其它电路组件，例如多路复用器、解码器、缓冲器、读取/写入驱动器、地址寄存器、数据输出/数据输入寄存器等，用于存取及/或编程(例如，写入)存储器单元及其它功能，例如用于处理信息及/或与控制电路系统506或主机装置508进行通信。尽管出于说明目的而在所说明实施例中被展示为具有一定数目个存储器单元、行、列、区及存储器部件，但存储器单元、行、列、区及存储器部件的数目可变动，且在其它实施例中，在规模上可大于或小于所说明实例中所展示。例如，在一些实施例中，存储器装置500可包含仅一个存储器部件520。替代地，存储器装置500可包含两个、三个、四个、八个、十个或更多个(例如，16个、32个、64个或更多个)存储器部件520。尽管存储器部件520在图5中被展示为各自包含四个存储器区528，但在其它实施例中，每一存储器部件520可包含一个、两个、三个、八个或更多个(例如，16个、32个、64个、100个、128个、256个或更多个)存储器区。
58.在一个实施例中，控制电路系统506可与主存储器502(例如，包含命令/地址/时钟输入电路系统、解码器、电压及定时发生器、输入/输出电路系统等)设置在同一裸片上。在另一实施例中，控制电路系统506可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)、存储器裸片上的控制电路系统等)或其它合适处理器。在一个实施例中，控制电路系统506可包含处理器，所述处理器经配置以执行存储在存储器中的指令以执行用于控制存储器装置500的操作的各种过程、逻辑流程及例行程序，包含管理主存储器502及处置存储器装置500与主机装置508之间的通信。在一些实施例中，控制电路
系统506可包含具有用于存储例如存储器地址、行计数器、存储体计数器、存储器指针、提取数据等的存储器寄存器的嵌入式存储器。在本技术的另一实施例中，存储器装置500可不包含控制电路系统，而是可依赖外部控制(例如，由主机装置508提供，或由与存储器装置500分开的处理器或控制器提供)。
59.主机装置508可为能够利用存储器来暂时或持久存储信息的数个电子装置中的任一者或其组件。例如，主机装置508可为例如台式或便携式计算机的计算装置、服务器、手持装置(例如，移动电话、平板电脑、数字阅读器、数字媒体播放器)或其某个组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置508可为联网装置(例如，交换机、路由器等)或数字图像、音频及/或视频的记录器、车辆、电器、玩具或数个其它产品中的任一者。在一个实施例中，主机装置508可直接连接到存储器装置500，但是在其它实施例中，主机装置508可间接连接到存储器装置(例如，通过联网连接或通过中间装置)。
60.在操作中，控制电路系统506可直接写入或以其它方式编程(例如，擦除)主存储器502的各个存储器区。控制电路系统506通过主机装置总线或接口510与主机装置508进行通信。在一些实施例中，主机装置508及控制电路系统506可通过专用存储器总线(例如，dram总线)进行通信。在其它实施例中，主机装置508及控制电路系统506可通过串行接口，例如串行附接scsi(sas)、串行at附接(sata)接口、外围组件互连高速(pcie)或其它合适接口(例如，并行接口)进行通信。主机装置508可将各种请求(以例如分组或分组串流的形式)发送到控制电路系统506。请求可包含读取、写入、擦除、传回信息及/或执行特定操作(例如，刷新操作、trim操作、预充电操作、激活操作、损耗均衡操作、废弃项目收集操作等)的命令。
61.在一些实施例中，存储器装置500包含具有字线的存储器阵列(例如，主存储器502)。而且，存储器装置500可包含耦合到字线的字线驱动器。此外，存储器装置500可包含与存储器阵列及字线驱动器耦合的外围电路系统(例如，控制电路系统506)。外围电路系统可经配置以激活字线驱动器且响应于字线电压达到阈值而用外围电路系统的字线电压监测组件(例如，wlv监测组件245)来生成诊断信号。此外，外围电路系统可经配置以将诊断信号与参考信号进行比较。在一些情况下，外围电路系统可基于将诊断信号与参考信号进行比较来生成警报信号，且将警报信号发送到主机装置508(例如，经由主机装置总线或接口510)。警报信号可包含与字线相关联的地址及/或向主机装置508通知与字线特性(例如，字线切换特性)相关联的降级的其它指示。
62.在一些实施例中，主机装置508可经配置以响应于接收到包含地址的警报信号而传输指向地址的存取命令。此外，主机装置508可经配置以响应于执行存取命令而监测存储器装置500的ecc引擎515是否检测到与地址相关联的数据中的至少一个错误。在一些实施例中，响应于接收到包含地址的警报信号，主机装置508经配置以执行以下至少一者：当生成指向存储器装置500的存取命令时禁用地址；引退包含地址的存储器阵列的一部分；或禁止指向存储器装置500的存取操作。
63.图6是说明根据本技术的实施例的操作存储器装置的方法的流程图600。流程图600可为存储器装置(例如，外围电路系统410、控制电路系统506)可如参考图1到5所描述那样执行的方法的实例或包含其方面。
64.所述方法包含激活耦合到存储器阵列的字线的字线驱动器(框610)。根据本技术的一个方面，框610的激活特征可由外围电路系统410(或控制电路系统506)来执行，如参考
图1到5所描述。
65.所述方法进一步包含响应于字线的电压达到阈值而传输第一信号(框615)。根据本技术的一个方面，框615的传输特征可由外围电路系统410(或控制电路系统506)来执行，如参考图1到5所描述。
66.所述方法进一步包含至少部分地基于将第一信号与参考进行比较来传输第二信号(框620)。根据本技术的一个方面，框620的传输特征可由外围电路系统410(或控制电路系统506)来执行，如参考图1到5所描述。
67.在一些实施例中，激活字线驱动器可响应于从与包含存储器阵列的设备耦合的主机装置接收到指向字线的存取命令，启动指向字线的刷新操作，或启动指向字线的错误检查及清理(ecs)操作。在一些实施例中，参考包含电压波形的参考转变，且将第一信号与参考进行比较进一步包含确定第一信号的转变滞后于参考转变，其中第一信号的转变与字线电压达到阈值相关联。在一些实施例中，参考包含参考持续时间，且将第一信号与参考进行比较进一步包含确定与第一信号相关联的持续时间大于参考持续时间，其中所述持续时间对应于在激活字线驱动器与字线电压达到阈值之间的时间段。
68.在一些实施例中，存储器阵列经配置以包含全局字线及与全局字线耦合的多个局部字线，其中所述字线是多个局部字线中的第一局部字线，字线驱动器是经配置以从第一局部字线的第一端驱动第一局部字线的第一字线驱动器，且第一字线电压监测组件经耦合到第一局部字线的与第一端相对的第二端。在一些实施例中，所述方法可进一步包含响应于生成第二信号，将与字线相关联的地址存储在包含存储器阵列的设备的寄存器中，及执行以下至少一者：响应于从与所述设备耦合的主机装置接收到包含地址的存取命令而用不同地址替换所述地址；响应于执行包含所述地址的存取命令，确定所述设备的ecc引擎是否检测到与所述地址相关联的数据中的至少一个错误；或将第二信号发送到主机装置，第二信号包含与字线相关联的地址。
69.应注意，上文所描述的方法描述可能的实施方案，且可重新布置或以其它方式修改操作及步骤且其它实施方案也是可能的。此外，可组合来自两种或更多种方法的实施例。
70.本文中所描述的信息及信号可使用多种不同科技及技术中的任一者来表示。例如，可贯穿以上描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些附图可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中所述总线可具有多种位宽。
71.本文中所论述的装置，包含存储器装置，可经形成在半导体衬底或裸片，例如硅、锗、硅锗合金、砷化镓、氮化镓等上。在一些情况下，所述衬底是半导体晶片。在其它情况下，所述衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料外延层。衬底或衬底的子区的导电率可通过使用各种化学物种，包含但不限于磷、硼或砷进行掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段来执行。
72.本文中所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。其它实例及实施方案在本公开及所附权利要求书的范围内。实施功能的特征也可物理地位于各个位置处，包含经分布使得功能的部分是在不同物理位置处实施。
73.如本文中，包含在权利要求书中所使用，如项目列表(例如，以例如
“…
中的至少一者”或
“…
中的一或多者”的短语开头的项目列表)中所使用的“或”指示包含性列表，使得例如a、b或c中的至少一者的列表表示a或b或c或ab或ac或bc或abc(即，a及b及c)。而且，如本文中所使用，短语“基于”不应被解释为对封闭条件集的引用。例如，在不脱离本公开的范围的情况下，被描述为“基于条件a”的实例性步骤可基于条件a及条件b两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式解释。
74.从前文将明白，本发明的特定实施例已在本文中出于说明目的而描述，但在不脱离本发明的范围的情况下可进行各种修改。相反，在前文描述中，论述众多特定细节以提供对本技术的实施例的透彻且可行的描述。然而，相关领域的技术人员将认识到，可在没有所述特定细节中的一或多者的情况下实践本公开。在其它例子中，未展示或未详细描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免混淆本技术的其它方面。一般来说，应理解，除本文中所公开的那些特定实施例之外的各种其它装置、系统及方法可在本技术的范围内。