时钟信号生成电路和数据采样电路的制作方法

1.本公开涉及半导体存储器技术领域，尤其涉及一种时钟信号生成电路和数 据采样电路。


背景技术：

2.随着工业的发展，期望进一步提高电子设备的工作速度，即提高电子设备 的工作频率。为了达到这一目的，电子设备中信号传输速度也必须更快。然而， 在工作频率较高时，信号传输过程中容易产生码间干扰问题，限制了电子设备 的发展。


技术实现要素：

3.本公开提供了一种时钟信号生成电路和数据采样电路，能够改善码间干扰 问题，提高数据传输的速度。
4.第一方面，本公开实施例提供一种时钟信号生成电路，包括n个时钟信号 处理模块，用于基于接收到的n个与相位关联的初始时钟信号生成对应的n个 目标时钟信号，相邻所述目标时钟信号之间的重叠区域小于预设值；其中，所 述时钟信号处理模块包括延时单元和时钟生成单元；所述延时单元，用于接收 所述初始时钟信号，对所述初始时钟信号进行延时，得到第一输入信号；所述 时钟生成单元，用于基于接收的所述第一输入信号和第二输入信号，生成目标 时钟信号；其中，所述第二输入信号的相位与所述初始时钟信号的相位相差360 度/n，n是大于1的正整数，所述第二输入信号是相邻所述时钟信号处理模块 接收的所述初始时钟信号。
5.在一些实施例中，所述延时单元，还用于接收控制信号，并基于所述控制 信号控制所述延时单元处于打开或者关闭状态。
6.在一些实施例中，所述控制信号包括第一控制信号和第二控制信号，所述 第一控制信号与所述第二控制信号的电平相反；所述延时单元，还用于在所述 第一控制信号为第一电平且所述第二控制信号为第二电平时，控制所述延时单 元打开，对所述初始时钟信号进行延时，得到所述第一输入信号。
7.在一些实施例中，所述时钟信号处理模块中的延时单元包括传输门。
8.在一些实施例中，所述时钟信号处理模块中的时钟生成单元包括第一运算 单元。
9.在一些实施例中，所述时钟生成单元还包括：第二运算单元，所述第二运 算单元的输入端连接所述第一运算单元的输出端，所述第二运算单元的输出端 输出所述目标时钟信号。
10.在一些实施例中，所述n个与相位关联的初始时钟信号包括：与第一相位 关联的初始时钟信号，与第二相位关联的初始时钟信号，与第三相位关联的初 始时钟信号，与第四相位关联的初始时钟信号。
11.在一些实施例中，所述第一相位为0度、所述第二相位为90度、所述第三 相位为180度、所述第四相位为270度。
12.在一些实施例中，所述重叠区域小于预设值包括：所述重叠区域对应的时 钟周期的长度t
overlap
小于第一预设值。
13.在一些实施例中，所述重叠区域小于预设值包括：所述重叠区域对应的电 平值v
overlap
小于第二预设值。
14.在一些实施例中，所述延时单元，还用于接收第一代码，并基于所述第一 代码，确定延时参数，以使相邻所述目标时钟信号之间的重叠区域小于预设值； 其中，所述第一代码包括以下至少之一：制程工艺、电源电压、温度；和/或， 所述延时单元，还用于接收模式编码信号，并基于所述模式编码信号，确定延 时参数，以使相邻所述目标时钟信号之间的重叠区域小于预设值；其中，所述 模式编码信号用于表征电子设备的数据传输速率。
15.第二方面，本公开实施例提供一种数据采样电路，所述数据采样电路包括 数据选择器和如第一方面所述的时钟信号生成电路；其中：所述时钟信号生成 电路，用于接收初始时钟信号生成目标时钟信号；所述数据选择器，包括n个 数据处理模块；用于接收初始数据信号和所述初始时钟信号，基于所述目标时 钟信号顺序输出对应的目标数据信号。
16.在一些实施例中，每一所述数据处理模块包括：寄存器模块和开关模块； 所述寄存器模块，用于接收所述初始数据信号和所述初始时钟信号，对所述初 始数据信号进行移位，生成所述目标数据信号；所述开关模块，用于基于所述 目标时钟信号控制所述目标数据信号的顺序输出。
17.在一些实施例中，所述n个数据处理模块包括第一数据处理模块、第二数 据处理模块、第三数据处理模块和第四数据处理模块，其中：所述第一数据处 理模块包括第一寄存器模块和第一开关模块，所述第一寄存器模块用于接收第 一初始数据信号和第一初始时钟信号，所述第一开关模块用于基于第一目标时 钟信号控制第一目标数据信号的输出；所述第二数据处理模块包括第二寄存器 模块和第二开关模块，所述第二寄存器模块用于接收第二初始数据信号和第二 初始时钟信号，所述第二开关模块用于基于第二目标时钟信号控制第二目标数 据信号的输出；所述第三数据处理模块包括第三寄存器模块和第三开关模块， 所述第三寄存器模块用于接收第三初始数据信号和第三初始时钟信号，所述第 三开关模块用于基于第三目标时钟信号控制第三目标数据信号的输出；所述第 四数据处理模块包括第四寄存器模块和第四开关模块，所述第四寄存器模块用 于接收第四初始数据信号和第四初始时钟信号，所述第四开关模块用于基于第 四目标时钟信号控制第四目标数据信号的输出。
18.在一些实施例中，所述第一初始时钟信号和所述第二初始时钟信号相同， 所述第三初始时钟信号和所述第四初始时钟信号相同，且所述第一初始时钟信 号和所述第三初始时钟信号之间的相位差为180度。
19.本公开实施例通过设置每一时钟信号处理模块中都包括延时单元和时钟生 成单元，基于接收到的n个与相位关联的初始时钟信号生成对应的n个目标时 钟信号，减少了n个目标时钟信号之间的重叠，从而减少数据传输过程中的码 间干扰问题的出现。
附图说明
20.在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图 中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同 示例。附图以示例
而非限制的方式大体示出了本文中所讨论的各个实施例。
21.图1为目前的一种时钟信号生成电路生成的目标时钟信号重叠区域的示意 图；
22.图2a为本公开实施例提供的一种时钟信号生成电路的框架示意图；
23.图2b为本公开实施例提供的一种n个与相位关联的初始时钟信号的时序 图；
24.图2c为本公开实施例提供的一种时钟信号生成电路生成的目标时钟信号 重叠区域的示意图；
25.图3a为本公开实施例提供的另一种时钟信号生成电路的示意图；
26.图3b为本公开实施例提供的一种初始时钟信号、第一输入信号和目标时钟 信号的时序图；
27.图3c为本公开实施例提供的另一种时钟信号生成电路的示意图；
28.图3d为本公开实施例提供的另一种目标时钟信号的时序图；
29.图4a为本公开实施例提供的一种数据采样电路的框架示意图；
30.图4b为本公开实施例提供的一种数据采样电路中的数据处理模块的框架 示意图；
31.图4c为本公开实施例提供的另一种数据采样电路的框架示意图；
32.图5a为本公开实施例提供的另一种数据采样电路的框架示意图；
33.图5b为一种并行输出的数据信号的时序图；
34.图5c为本公开实施例提供的一种顺序输出的目标数据信号的时序图。
具体实施方式
35.下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中 显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开， 而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能 够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的 技术人员。
36.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理 解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多 个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于 本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特 征，不详细描述公知的功能和结构。
37.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。 自始至终相同附图标记表示相同的元件。
38.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到
”ꢀ
或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、 连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被 称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合 到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语 第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、 区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部 件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公 开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、 部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表 明本公开必然存在第一元件、部件、区、层或部分。
39.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。 在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式， 除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在 该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在， 但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存 在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
40.需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类 似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允 许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能 够以除了在这里图示或描述的以外的顺序实施。
41.对本公开实施例涉及到的英文缩写进行解释。
42.dram(dynamic random access memory)：动态随机存取存储器；
43.sram(static random-access memory)：静态随机存储存储器；
44.sdram(synchronous dynamic random access memory)：同步动态随机存 储器；
45.ddr(double data rate sdram)：双倍速率sdram；
46.ddr4：第4版ddr的技术规范；
47.ddr5：第5版ddr的技术规范；
48.mbps(million bits per second)：兆比特/秒；
49.4-1mux：四选一数据选择器；
50.isi(inter-symbol interference)：码间干扰；
51.pvt(process voltage and temperature)：制程工艺、电源电压和温度；
[0052]vcc
：电源电压；
[0053]
pmos(positive channel metal oxide semiconductor)：p沟道金属氧化物 半导体；
[0054]
nmos(negative channel metal oxide semiconductor)：n沟道金属氧化 物半导体。
[0055]
ddr是电子设备中的核心存储器件。相比较于ddr4，ddr5的数据传输 速度从3200mbps增长至6400mbps。由于ddr5接口(发送端和接收端)处 采用的是高频高速，可以实现数据高速传输，从而可以使ddr5的工作速度减 为一半。然而，ddr5的内部电路工作还是采用的ddr4的速度，这样会存在 高频数据和低频数据之间转换的问题。目前在使用数据选择器(例如4-1mux) 进行高频数据和低频数据之间转换时会出现码间干扰isi。
[0056]
目前，参考图1，时钟信号生成电路生成的目标时钟信号iclk_n和目标 时钟信号qclk_n的重叠区域的时钟周期t
overlap
较长，而且重叠区域的电平值 v
overlap
较大，从而在后续使用中(例如将产生的目标时钟信号用于数据选择器) 容易使传输的数据出现码间干扰isi。
[0057]
本公开实施例提供一种时钟信号生成电路，参考图2a，该时钟信号生成电 路20包括n个时钟信号处理模块201，用于基于接收到的n个与相位关联的 初始时钟信号生成对应的n个目标时钟信号，相邻目标时钟信号之间的重叠区 域小于预设值；其中，时钟信号处理模块201包括延时单元2011和时钟生成单 元2012；延时单元2011，用于接收初始时钟信号，
对初始时钟信号进行延时， 得到第一输入信号；时钟生成单元2012，用于基于接收的第一输入信号和第二 输入信号，生成目标时钟信号；其中，第二输入信号的相位与初始时钟信号的 相位相差360度(
°
)/n，n是大于1的正整数，所述第二输入信号是相邻所 述时钟信号处理模块接收的所述初始时钟信号。这样，通过设置每一时钟信号 处理模块中都包括延时单元和时钟生成单元，基于接收到的n个与相位关联的 初始时钟信号生成对应的n个目标时钟信号，减少了n个目标时钟信号之间的 重叠，从而减少数据传输过程中的码间干扰问题的出现。
[0058]
这里，每一个时钟信号处理模块中的延时单元的输入端对应输入一个初始 时钟信号。初始时钟信号之间的相位相差的度数可以为360
°
/n，其中n为初始 时钟信号的个数。例如，初始时钟信号的个数为4，那么相邻两个初始时钟信 号的相位相差可以是90
°
。
[0059]
在一些实施例中，n个与相位关联的初始时钟信号包括：与第一相位关联 的初始时钟信号，与第二相位关联的初始时钟信号，与第三相位关联的初始时 钟信号，与第四相位关联的初始时钟信号。也就是说本技术实施例中包括4个 初始时钟信号。
[0060]
在一些实施例中，第一相位为0
°
、第二相位为90
°
、第三相位为180
°
、 第四相位为270
°
。参考图2b，若将与第一相位关联的初始时钟信号记为iclk， 将与第二相位关联的初始时钟信号记为qclk，与第三相位关联的初始时钟信 号记为ibclk，与第四相位关联的初始时钟信号记为qbclk，则初始时钟信 号iclk与初始时钟信号qclk之间的相位相差90
°
，初始时钟信号qclk与 初始时钟信号ibclk之间的相位相差90
°
，初始时钟信号ibclk与初始时钟 信号qbclk之间的相位相差90
°
，也就是说相邻两个初始时钟信号之间的相 位相差90
°
。该时钟信号生成电路最终生成的n个目标时钟信号之间的重叠区 域小于预设值。可以理解的是，理论上相差90度的时钟信号即一个时钟信号的 上升沿和一个时钟信号的下降沿对齐，但是由于工艺波动或者设计电路的寄生 效应，导致一个时钟信号的上升沿和一个时钟信号的下降沿之间存在重叠区域， 比如当传输并行转串行的数据信号“1011”时，第一位的数据信号“1”对应的 采样时钟信号的下降沿与第二位的数据信号“0”对应的采样时钟信号的上升沿 存在重叠区域，会导致第二位的数据信号“0”被误判，因此需要解决isi。
[0061]
在一些实施例中，重叠区域小于预设值包括：重叠区域对应的时钟周期的 长度t
overlap
小于第一预设值。通过调整延时时间可以调整重叠区域对应的时钟 周期的长度，并使重叠区域对应的时钟周期小于第一预设值，减小甚至完全消 除传输的数据信号之间的码间干扰isi。
[0062]
在一些实施例中，重叠区域小于预设值包括：重叠区域对应的电平值v
overlap
小于第二预设值。
[0063]
参考图2c和图1，相较于目前的时钟信号生成电路生成的目标时钟信号 iclk_n和目标时钟信号qclk_n的重叠区域对应的时钟周期和电平值，可以 看出本公开实施例中的时钟信号生成电路20生成的目标时钟信号iclk_n和目 标时钟信号qclk_n的重叠区域对应的时钟周期较短，重叠区域对应的电平值 也较小，因此对应电平带来误判的概率就越小，从而减小传输数据时出现码间 干扰isi的可能性。
[0064]
在一些实施例中，延时单元，还用于接收第一代码，并基于第一代码，确 定延时参数，以使相邻目标时钟信号之间的重叠区域小于预设值；其中，第一 代码包括以下至少之一：制程工艺、电源电压、温度。也就是说可以根据不同 的pvt调整重叠区域对应的时钟周
期和电平值，这是因为不同的制程工艺、电 源电压、温度会引起不同时长的延时，例如，工作电压比较高，对应的v
cc
高， 对应的延时时间就长，因此，在实施时可以调整pvt并配合延时单元可以输出 需要的n个目标时钟信号。
[0065]
在其它一些实施例中，也可以根据实际使用所需要的频率来调整重叠区域 对应的时钟周期和电平值。延时单元，还用于接收模式编码信号，并基于模式 编码信号，确定延时参数，以使相邻目标时钟信号之间的重叠区域小于预设值； 其中，模式编码信号用于表征电子设备的数据传输速率。例如，从3200mbps 到6400mbps，频率高的场景延时就多一点，使重叠区域对应的电平值和时钟 周期都较小；从3200mbps到4200mbps的场景延时就少一点，使重叠区域对 应的电平值和时钟周期稍大一点。如此，可以根据实际需求设置不同的模式编 码信号，从而产生对应的重叠区域的目标时钟信号，以满足不同需求。
[0066]
在一些实施例中，参考图2b，n个初始时钟信号的波形为梯形波。在其它 实施例中，n个初始时钟信号的波形可以是矩形、方形、钟形等等。
[0067]
第一输入信号为初始时钟信号经过延时单元输出的信号，也就是初始时钟 信号被延时后得到的信号。第一输入信号可以与对应的初始时钟信号相位相差 180
°
，也就是说可以将初始时钟信号延时二分之一的时钟周期，得到对应的第 一输入信号。每一个延时单元都会输出一个第一输入信号，换句话说，每一个 时钟生成单元都会接收到一个第一输入信号。在其他实施例中，可以根据实际 需求和应用场景将初始时钟信号延时某一时钟周期，得到第一输入信号，本公 开实施例此并不限定。
[0068]
第二输入信号可以为相邻时钟信号处理模块接收的初始时钟信号，第二输 入信号的相位与初始时钟信号的相位相差360
°
/n。例如，当n＝4时，对于第 一个时钟信号处理模块中的时钟生成单元来说，第二输入信号可以为初始时钟 信号qclk；对于第二个时钟信号处理模块中的时钟生成单元来说，第二输入 信号可以为初始时钟信号ibclk；对于第三个时钟信号处理模块中的时钟生成 单元来说，第二输入信号可以为初始时钟信号qbclk；对于第四个时钟信号 处理模块中的时钟生成单元来说，第二输入信号可以为初始时钟信号iclk。在 实施时，只需要使时钟信号处理模块中的时钟生成单元接收的第二输入信号与 延时单元接收的初始时钟信号的相位相差360
°
/4＝90
°
即可。
[0069]
需要说明的是，本公开实施例中的时钟信号生成电路20可以包括2个、3 个、4个时钟信号处理模块等，本公开实施例对时钟信号处理模块的数量并不 限定。本公开实施例中主要以4个时钟信号处理模块产生4个目标时钟信号为 例进行解释说明。
[0070]
时钟信号生成电路可以应用于多种类型的电子设备，电子设备可以为智能 手机、平板电脑、掌上电脑、移动终端(mobile terminal)等等，本公开实施 例后续仅作示例而不构成相关限制。
[0071]
示例性地，电子设备中存储器(例如dram、sram或者sram)需要从 内部读取数据到外部端口时，通过并转串电路使同一时间仅输出一组数据信号， 就可以采用本公开实施例中的时钟信号生成电路生成目标时钟信号，通过数据 选择器接收的初始时钟信号和初始数据信号，并基于目标时钟信号使目标数据 信号按照顺序输出，这样，通过对初始数据信号进行移位，以提高数据信号传 输性能，从而改善数据信号之间的码间干扰问题。
[0072]
在一些实施例中，延时单元，还用于接收控制信号，并基于控制信号控制 延时单元处于打开或者关闭状态。
[0073]
在一些实施例中，控制信号包括第一控制信号和第二控制信号，第一控制 信号与第二控制信号的电平相反；延时单元，还用于在第一控制信号为第一电 平且第二控制信号为第二电平时，控制延时单元打开，对初始时钟信号进行延 时，得到第一输入信号。因此，可以通过控制信号来调整延时单元输出的第一 输入信号的延迟时间，以满足不同需求。
[0074]
前述实施例对于时钟信号生成电路20的控制逻辑和信号处理逻辑进行了 详细说明，可以利用多种基本电学器件组合形成具体的时钟信号生成电路20。 以下给出一种示例性的时钟信号生成电路20的具体结构，但这并不构成对本公 开实施例的限制。
[0075]
在一些实施例中，参考图3a，时钟信号处理模块201中的延时单元2011 可以包括传输门2011a。
[0076]
在另一些实施例中，延时单元可以包括rc电路或者其他可以实现延时功 能的电路，例如可以是一个电阻与一个稳压二极管相连，然后一个电容在它们 连接处与它们并联形成的电路。
[0077]
在一些实施例中，时钟信号处理模块中的时钟生成单元包括第一运算单元。 例如，参考图3a，第一运算单元包括与非门2012a，用于对传输门2011a输出 的第一输入信号进行与非运算。
[0078]
又例如，第一运算单元可以包括与门，用于对传输门输出的第一输入信号 进行与运算。可以理解的是，可以根据后续电路需要的使能信号的类型，在与 门后串联非门(反相器)等来满足要求。
[0079]
其中，参考图3a，传输门2011a可以由一对pmos和nmos晶体管连接 在一起形成。pmos的第一端为栅极g，第二端为漏极d，第三端为源极s； nmos的第一端为栅极g，第二端为漏极d，第三端为源极s。pmos和nmos 的漏极连在一起作为输入端，pmos和nmos的源极连在一起作为输出端， pmos和nmos的栅极分别作为一对互补的控制信号c(第一控制信号)和 (第二控制信号)。在传输门工作的过程中，第一控制信号c和第二控制信号总是处在相反的电平上。例如，当c＝1(第一电平)，(第二电平) 时，pmos管和nmos管都导通，则输入端和输出端之间以低阻抗连接，相当 于开关接通，输入的初始时钟信号可以通过传输门到达输出端。再如，当c＝0，时，两晶体管均处于截止状态，其关断电阻很大。因此，输入端和输出端 之间是断开的。
[0080]
4个时钟信号处理模块201中的传输门的输入端输入的初始时钟信号分别 为iclk、qclk、ibclk、qbclk；初始时钟信号iclk、初始时钟信号qclk、 初始时钟信号ibclk、初始时钟信号qbclk经对应的传输门延时之后得到的 第一输入信号分别为iclk_o、qclk_o、ibclk_o、qbclk_o。4个时钟信 号处理模块201中的时钟生成单元对第一输入信号和第二输入信号进行运算， 得到目标时钟信号iclk_n、目标时钟信号qclk_n、目标时钟信号ibclk_n、 目标时钟信号qbclk_n。
[0081]
示例地，参考图3b，初始时钟信号iclk、初始时钟信号qclk、初始时 钟信号ibclk、初始时钟信号qbclk中相邻两个初始时钟信号之间的相位相 差90
°
；第一输入信号iclk_o、第一输入信号qclk_o、第一输入信号 ibclk_o、第一输入信号qbclk_o中相邻两个第一输入信号之间的相位相差 90
°
，且第一输入信号iclk_o与初始时钟信号iclk(或者第一输入信号 qclk_o与初始时钟信号qclk或者第一输入信号ibclk_o与初始时钟信号 ibclk、或者第
一输入信号qbclk_o与初始时钟信号qbclk)之间的延迟 时间td为二分之一的时钟周期；目标时钟信号iclk_n、目标时钟信号qclk_n、 目标时钟信号ibclk_n、目标时钟信号qbclk_n中相邻两个目标时钟信号之 间的相位相差90
°
。
[0082]
需要说明的是，图3b中的目标时钟信号iclk_n、目标时钟信号qclk_n、 目标时钟信号ibclk_n、目标时钟信号qbclk_n是初始时钟信号iclk、初 始时钟信号qclk、初始时钟信号ibclk、初始时钟信号qbclk，经过图3a 所示的时钟信号生成电路得到的，即目标时钟信号是初始时钟信号进过传输门、 与非门得到的。
[0083]
在一些实施例中，参考图3c，时钟生成单元2012还包括：第二运算单元。 在实施时，第二运算单元可以包括反相器2012b。反相器2012b的输入端连接 第一运算单元例如与非门2012a的输出端，反相器2012b的输出端输出目标时 钟信号。
[0084]
在实施时，反相器可以根据后续电路需要设置。例如，需要高电平使能时， 可以在时钟生成单元的输出端连接一个反相器；需要低电平使能时，可以在时 钟生成单元的输出端连接两个反相器或者不设置反相器。以后续电路需要高点 平使能为例，输出的目标时钟信号可以参考图3d，可以发现，在一个时钟周期 内，目标时钟信号iclk_n的脉冲宽度为τk。对比图3d和图3b，由于图3d 的目标时钟信号是初始时钟信号经过传输门、与非门和反相器得到的，所以可 以看出图3b与图3d得到的对应的目标时钟信号电平相反。另外还可以看出目 标时钟信号iclk_n的脉冲宽度τk小于初始时钟信号iclk的脉冲宽度τj，也 就是说目标时钟信号的占空比变小。另外也可以看出，目标时钟信号qclk_n、 目标时钟信号ibclk_n和目标时钟信号qbclk_n的脉冲宽度都为τk，且也 都分别小于初始时钟信号qclk、初始时钟信号ibclk和初始时钟信号 qbclk的脉冲宽度τj。在一个时钟周期内，目标时钟信号iclk_n、目标时 钟信号qclk_n、目标时钟信号ibclk_n、目标时钟信号qbclk_n没有产 生重叠区域。
[0085]
本公开实施例还提供一种数据采样电路，参考图4a，数据采样电路包括： 数据选择器30和时钟信号生成电路20。其中：时钟信号生成电路20，用于接 收初始时钟信号生成目标时钟信号；数据选择器30，包括n个数据处理模块 301；用于接收初始数据信号和初始时钟信号，基于目标时钟信号顺序输出对应 的目标数据信号。如此，n个数据处理模块可以基于时钟信号生成电路生成的 目标时钟信号，将并行的初始数据信号按照顺序串行输出，从而可以减小数据 传输时出现的码间干扰isi。
[0086]
在一些实施例中，数据选择器30可以是二选一数据选择器、四选一数据选 择器、等2m选1数据选择器，其中m为大于等于0的正整数。对应地，需要 提供2m个初始时钟信号和2m组初始数据信号。例如，数据选择器30是四选一 数据选择器，那么需要提供四个初始时钟信号和四组初始数据信号d0、d1、 d2、d3。在一些实施例中，提供的第一个初始时钟信号可以与第二个初始时钟 信号相同，第三个初始时钟信号可以与第四个初始时钟信号相同。数据选择器 30接收上述初始时钟信号和初始数据信号，基于时钟信号生成电路生成的目标 时钟信号顺序输出对应的目标数据信号。
[0087]
在一些实施例中，参考图4b，每一数据处理模块301包括：寄存器模块3011 和开关模块3012；寄存器模块3011，用于接收初始数据信号和初始时钟信号， 对初始数据信号进行移位，生成目标数据信号；开关模块3012，用于基于目标 时钟信号控制目标数据信号的顺序输出。这里，目标时钟信号作为开关模块的 使能信号，在高电平时或者低电平时控制
开关模块打开，以使目标数据信号顺 序输出。
[0088]
在一些实施例中，参考图4c，n个数据处理模块包括第一数据处理模块302、 第二数据处理模块303、第三数据处理模块304和第四数据处理模块305，其中：
[0089]
第一数据处理模块302包括第一寄存器模块3021和第一开关模块3022， 第一寄存器模块3021用于接收第一初始数据信号d0和第一初始时钟信号 iclk，第一开关模块3022用于基于第一目标时钟信号iclk_n控制第一目标 数据信号d0
′
的输出。
[0090]
第二数据处理模块303包括第二寄存器模块3031和第二开关模块3032， 第二寄存器模块用于接收第二初始数据信号d1和第二初始时钟信号qclk， 第二开关模块用于基于第二目标时钟信号qclk_n控制第二目标数据信号d1
′ꢀ
的输出。
[0091]
第三数据处理模块304包括第三寄存器模块3041和第三开关模块3042， 第三寄存器模块3041用于接收第三初始数据信号d2和第三初始时钟信号 ibclk，第三开关模块3042用于基于第三目标时钟信号ibclk_n控制第三目 标数据信号d2
′
的输出。
[0092]
第四数据处理模块305包括第四寄存器模块3051和第四开关模块3052， 第四寄存器模块3051用于接收第四初始数据信号d3和第四初始时钟信号 qbclk，第四开关模块3052用于基于第四目标时钟信号qbclk_n控制第四 目标数据信号d3
′
的输出。
[0093]
在一些实施例中，第一初始时钟信号和第二初始时钟信号相同，第三初始 时钟信号和第四初始时钟信号相同，且第一初始时钟信号和第三初始时钟信号 之间的相位差为180度。
[0094]
本公开实施例还提供一种数据采样电路，参考图5a，四选一数据选择器50 包括四个寄存器模块和四个开关模块，其中，寄存器模块可以为d触发器(delayflip-flop，dff)。
[0095]
四选一数据选择器接收到四组并行的初始数据信号，如d0/d4/d8/d12， d1/d5/d9/d13，d2/d6/d10/d14，d3/d7/d11/d15。参考图5b，在时钟周期t1 中，四选一数据选择器在初始时钟信号iclk的上升沿采样数据信号d0和d1； 在时钟周期t2中，四选一数据选择器在初始时钟信号iclk的上升沿采样数据 信号d4和d5；在时钟周期t3中，四选一数据选择器在初始时钟信号iclk 的上升沿采样数据信号d8和d9；在时钟周期t4中，四选一数据选择器在初 始时钟信号iclk的上升沿采样数据信号d12和d13。
[0096]
类似地，在时钟周期t1至t4中，四选一数据选择器在初始时钟信号ibclk 的上升沿开始依次采样数据信号d2和d3、数据信号d6和d7、数据信号d10 和d11、数据信号d14和d15。也就是说，四选一数据选择器会同时采样两组 数据信号，对应开关一组一组输出，但是由于iclk_n、qclk_n之间的重叠 区域大于预设值(参考图1)，所以输出数据之间的码间干扰比较严重。
[0097]
本公开实施例中，四选一数据选择器接收到并行的初始数据信号d0、d1、 d2、d3、d4、d5
…
d15。在时钟周期t1中，四选一数据选择器在初始时钟信 号iclk的上升沿采样数据信号d0和d1。也就是说，在同一个初始时钟信号 的上升沿同时采样到d0和d1，但是对应iclk_n/qclk_n的上升沿会对应分 别输出d0＇/d1＇。由于iclk_n和qclk_n之间的重叠区域小于预设值(参 考图2c)，从而输出数据之间的码间干扰也会变小。参考图5c，在时钟周期 t1中，四选一数据选择器在目标时钟信号iclk_n的上升沿输出目标数据信号 d0＇。
[0098]
类似地，在时钟周期t1，四选一数据选择器在目标时钟信号qclk_n的 上升沿输出目标数据信号d1＇；四选一数据选择器在目标时钟信号ibclk_n 的上升沿输出目标数据信
号d2＇；四选一数据选择器在目标时钟信号qbclk_n 的上升沿输出目标数据信号d3＇。也就是说基于目标时钟信号iclk_n、目标 时钟信号qclk_n、目标时钟信号ibclk_n、目标时钟信号qbclk_n，四选 一数据选择器会在一个时钟周期内顺序输出四个目标数据信号，从而减少甚至 消除数据干扰问题的发生。
[0099]
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可 以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如， 所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方 式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可 以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直 接耦合。
[0100]
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为 单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可 以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来 实现本实施例方案的目的。
[0101]
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况 下可以任意组合，得到新的方法实施例或设备实施例。
[0102]
以上所述，仅为本公开实施例的一些实施方式，但本公开实施例的保护范 围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例揭露的技术 范围内，可轻易想到变化或替换，都应涵盖在本公开实施例的保护范围之内。 因此，本公开实施例的保护范围应以权利要求的保护范围为准。