一种反熔丝地址解码电路、操作方法以及存储器与流程

1.本公开涉及集成电路技术领域，尤其涉及一种反熔丝地址解码电路、操作方法以及存储器。


背景技术：

2.基于反熔丝(anti-fuse)技术的一次可编程器件被广泛应用于各类芯片中，例如dram芯片中利用反熔丝可编程存储器可以存储具有缺陷的存储单元地址信息，进而实现冗余替换(包括行替换和列替换)；也可以通过对反熔丝可编程存储器进行编程，进而实现对芯片内部各种参数(例如电压、电流、频率
…
)的精确修调。在芯片上电启动时，反熔丝可编程存储器中存储的信息会通过内置的传输电路进行发送并锁存在需要用到的地方。
3.但是，目前的反熔丝器件存在芯片面积较大，成本较高的问题。


技术实现要素：

4.有鉴于此，本公开实施例提供一种反熔丝地址解码电路、操作方法以及存储器。
5.根据本公开实施例的第一方面，提供了一种反熔丝地址解码电路，所述反熔丝地址解码电路包括：
6.预解码模块，用于解码反熔丝存储阵列的编程地址并输出编程地址预解码信号；
7.电平位移模块，耦接到所述预解码模块，用于将所述编程地址预解码信号进行升压，并输出升压信号；
8.编程地址解码模块，接收所述升压信号，用于对所述升压信号解码并输出编程地址信号。
9.在一些实施例中，所述电平位移模块包括第一电平位移模块和第二电平位移模块；
10.所述第一电平位移模块，耦接到所述预解码模块，用于将所述编程地址预解码信号进行升压，并输出第一升压信号；
11.所述第二电平位移模块，耦接到所述第一电平位移模块，用于将所述第一升压信号进行升压，并输出第二升压信号。
12.在一些实施例中，所述第一升压信号的电压电平包括逻辑低值和逻辑高值，所述第二升压信号的电压电平包括逻辑低值和逻辑高值；
13.所述第一升压信号的逻辑低值小于所述第二升压信号的逻辑低值；所述第一升压信号的逻辑高值小于所述第二升压信号的逻辑高值。
14.在一些实施例中，所述编程地址预解码信号的电压电平包括逻辑低值和逻辑高值；
15.所述编程地址预解码信号的电压电平的逻辑低值和逻辑高值分别为0v和1.2v；
16.所述第一升压信号的电压电平的逻辑低值和逻辑高值分别为0v和3v；
17.所述第二升压信号的电压电平的逻辑低值的范围为2.5v～3v，逻辑高值的范围为
5v～6v。
18.在一些实施例中，所述编程地址解码模块包括：
19.字线地址解码模块，耦接到所述第一电平位移模块，用于根据所述第一升压信号输出字线地址信号；
20.编程行地址解码模块，耦接到所述第二电平位移模块，用于根据第二升压信号输出编程行地址信号。
21.在一些实施例中，所述编程地址包括行地址信息和子阵列地址信息；
22.所述第一升压信号包括第一行地址升压信号和第一子阵列地址升压信号；所述第二升压信号包括第二行地址升压信号和第二子阵列地址升压信号。
23.在一些实施例中，所述字线地址解码模块包括：第一与非门和第一反相器；
24.所述第一与非门的输入端连接所述第一行地址升压信号和所述第一子阵列地址升压信号，输出端连接所述第一反相器；
25.所述第一反相器的输出端输出字线地址信号。
26.在一些实施例中，所述编程行地址解码模块包括：第二与非门和第二反相器；
27.所述第二与非门的输入端连接所述第二行地址升压信号和所述第二子阵列地址升压信号，输出端连接所述第二反相器；
28.所述第二反相器的输出端输出所述编程行地址信号。
29.在一些实施例中，所述第一与非门包括第一p型晶体管、第二p型晶体管、第一n型晶体管和第二n型晶体管；所述第一反相器包括第三p型晶体管和第三n型晶体管；
30.所述第一p型晶体管和所述第一n型晶体管的控制端通过第一子阵列地址升压信号控制，所述第二p型晶体管和所述第二n型晶体管的控制端通过第一行地址升压信号控制；
31.所述第一p型晶体管、所述第二p型晶体管和所述第一n型晶体管的第一极相连于第一节点，所述第三p型晶体管和所述第三n型晶体管的控制端相交并连接于所述第一节点，且所述第三p型晶体管和所述第三n型晶体管的第一极相连并输出字线地址信号；
32.所述第二n型晶体管和所述第三n型晶体管的第二极连接第一电压信号；所述第一p型晶体管、所述第二p型晶体管和所述第三p型晶体管的第二极连接第二电压信号；其中，所述第一电压信号小于所述第二电压信号。
33.在一些实施例中，所述第一电压信号的电压值为0v，所述第二电压信号的电压值为2.5v。
34.在一些实施例中，所述第二与非门包括第四p型晶体管、第五p型晶体管、第四n型晶体管和第五n型晶体管；所述第二反相器包括第六p型晶体管和第六n型晶体管；
35.所述第四p型晶体管和所述第四n型晶体管的控制端通过第二子阵列地址升压信号控制，所述第五p型晶体管和所述第五n型晶体管的控制端通过第二行地址升压信号控制；
36.所述第四p型晶体管、所述第五p型晶体管和所述第四n型晶体管的第一极相连于第二节点，所述第六p型晶体管和所述第六n型晶体管的控制端相交并连接于所述第二节点，且所述第六p型晶体管和所述第六n型晶体管的第一极相连并输出编程行地址信号；
37.所述第五n型晶体管和所述第六n型晶体管的第二极连接第三电压信号；所述第四
p型晶体管、所述第五p型晶体管和所述第六p型晶体管的第二极连接第四电压信号；所述第三电压信号小于所述第四电压信号。
38.在一些实施例中，所述第三电压信号的电压值的范围为2.5v～3v；所述第四电压信号的电压值的范围为5v～6v。
39.根据本公开实施例的第二方面，提供一种存储器，包括如上述实施例中任一项所述的反熔丝地址解码电路。
40.根据本公开实施例的第三方面，提供一种反熔丝地址解码电路的操作方法，包括：
41.预解码模块对输入的反熔丝存储阵列的编程地址进行解码并输出编程地址预解码信号；
42.电平位移模块对所述编程地址预解码信号进行升压，并输出升压信号；
43.编程地址解码模块对所述升压信号解码并输出编程地址信号。
44.在一些实施例中，所述电平位移模块对所述编程地址预解码信号进行升压，并输出升压信号；包括：
45.第一电平位移模块对所述编程地址预解码信号进行升压，并输出第一升压信号；
46.第二电平位移模块对所述第一升压信号进行升压，并输出第二升压信号。
47.在一些实施例中，
48.所述编程地址解码模块中的字线地址解码模块根据输入的所述第一升压信号输出字线地址信号；
49.所述编程地址解码模块中的编程行地址解码模块根据输入的所述第二升压信号输出编程行地址信号。
50.本公开实施例中，通过先对反熔丝地址解码电路进行预解码，然后通过电平位移模块进行升压后，再进行解码得到地址信号，减少了电平位移模块的数量，从而减小了芯片的面积，降低了成本。
附图说明
51.为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
52.图1为本公开实施例提供的反熔丝地址解码电路的结构示意图；
53.图2为本公开实施例提供的反熔丝存储器的结构示意图；
54.图3a和图3b为本公开实施提供的反熔丝存储阵列的子阵列的结构示意图；
55.图3c为一个子阵列的电路图；
56.图4a为本公开实施例提供的反熔丝地址解码电路的电路图；
57.图4b为本公开实施例提供的编程地址解码模块的结构示意图；
58.图5a和图5b为本公开实施例提供的字线地址解码模块的电路图；
59.图6a和图6b为本公开实施例提供的编程行地址解码模块的电路图；
60.图7为本公开实施例提供的反熔丝地址解码电路的时序图；
61.图8为本公开实施例提供的反熔丝地址解码电路的操作方法的流程图。
62.附图标记说明：
63.10-预解码模块；
64.21-第一电平位移模块；22-第二电平位移模块；
65.30-编程行地址解码模块；31-第二与非门；32-第二反相器；311-第四p型晶体管；312-第五p型晶体管；313-第四n型晶体管；314-第五n型晶体管；321-第六p型晶体管；322-第六n型晶体管；
66.40-字线地址解码模块；41-第一与非门；42-第一反相器；411-第一p型晶体管；412-第二p型晶体管；413-第一n型晶体管；414-第二n型晶体管；421-第三p型晶体管；422-第三n型晶体管；
67.50-反熔丝存储单元；501-第一反熔丝存储晶体管；502-第一晶体管；503-第二晶体管；504-第二反熔丝存储晶体管。
具体实施方式
68.下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
69.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
70.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
71.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
72.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
73.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
74.为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
75.在一些实施例中，在反熔丝存储阵列中，因为存在多个字线地址信号和多个编程行地址信号，如果不进行预解码，那么在进行解码后，就需要多个电平位移模块对字线地址信号和编程行地址信号进行电平位移。例如，如果有256个字线地址信号，就需要一个16转256的译码器，译码之后的256bit信号需要通过256个电平位移模块进行电平位移，如此，电平位移模块的数量太多，导致芯片面积增加，成本提高。
76.基于此，本公开实施例提供了一种反熔丝地址解码电路。图1为本公开实施例提供的反熔丝地址解码电路的结构示意图。
77.参见图1，所述反熔丝地址解码电路，包括：预解码模块10，用于解码反熔丝存储阵列的编程地址并输出编程地址预解码信号；电平位移模块，耦接到所述预解码模块10，用于将所述编程地址预解码信号进行升压，并输出升压信号；编程地址解码模块，接收所述升压信号，用于对所述升压信号解码并输出编程地址信号。
78.本公开实施例中，通过先对反熔丝地址解码电路进行预解码，然后通过电平位移模块进行升压后，再进行解码得到地址信号，减少了电平位移模块的数量，从而减小了芯片的面积，降低了成本。
79.图2为本公开实施例提供的反熔丝存储器的结构示意图。
80.如图2所示，所述反熔丝存储器包括反熔丝存储阵列(cell array)、行地址锁存和解码模块(xadd latch&decoder)、列地址锁存和解码模块(yadd latch&decoder)、高压电路模块(pump circuit)、选通和放大模块(y-gating&sensing)以及逻辑控制模块(control logic)。
81.具体地，行地址锁存和解码模块用于对反熔丝存储阵列的行地址信息进行锁存和解码；列地址锁存和解码模块用于对反熔丝存储阵列的列地址信息进行锁存和解码。
82.高压电路模块用于产生高压对反熔丝存储阵列中的反熔丝存储单元进行编程，例如在反熔丝应用中，使用高压对反熔丝存储单元的栅氧化层进行高压，实现编程。
83.选通和放大模块用于在读取模式下对反熔丝存储单元存储的信息进行检测和判断，例如编程过的反熔丝存储单元的检测结果为“1”，未编程的反熔丝存储单元的检测结果为“0”。
84.逻辑控制模块用于对各种操作进行协调控制，例如不同的模式之间的切换控制，反熔丝存储单元的寻址控制，反熔丝存储单元的熔丝状态读取控制，高压电路的使能控制等。
85.在一实施例中，所述电平位移模块包括第一电平位移模块21和第二电平位移模块
22；所述第一电平位移模块21，耦接到所述预解码模块10，用于将所述编程地址预解码信号进行升压，并输出第一升压信号；所述第二电平位移模块22，耦接到所述第一电平位移模块21，用于将所述第一升压信号进行升压，并输出第二升压信号。
86.本公开实施例中，在预解码后只需通过两次电平位移就能得到多个字线地址信号和编程行地址信号，减少了电平位移模块的数量，从而减少了芯片的面积。
87.在一实施例中，所述第一升压信号的电压电平包括逻辑低值和逻辑高值，所述第二升压信号的电压电平包括逻辑低值和逻辑高值；所述第一升压信号的逻辑低值小于所述第二升压信号的逻辑低值；所述第一升压信号的逻辑高值小于所述第二升压信号的逻辑高值。
88.在一实施例中，所述编程地址预解码信号的电压电平包括逻辑低值和逻辑高值；所述编程地址预解码信号的电压电平的逻辑低值和逻辑高值分别为0v和1.2v；所述第一升压信号的电压电平的逻辑低值和逻辑高值分别为0v和3v；所述第二升压信号的电压电平的逻辑低值的范围为2.5v～3v，逻辑高值的范围为5v～6v。
89.所述第一电平位移模块21，耦接到所述预解码模块10，用于将所述编程地址预解码信号进行升压，并输出第一升压信号，包括：将所述编程地址预解码信号的电压电平的逻辑高值移位至所述第一升压信号的电压电平的逻辑高值。具体地，即将编程地址预解码信号的电压电平的逻辑高值1.2v进行升压，变成3v，形成为第一升压信号的电压电平的逻辑高值，而第一升压信号的电压电平的逻辑低值与编程地址预解码信号的电压电平的逻辑低值保持一致，仍是0v。
90.所述第二电平位移模块22，耦接到所述第一电平位移模块21，用于将所述第一升压信号进行升压，并输出第二升压信号，包括：将所述第一升压信号的电压电平的逻辑低值移位至所述第二升压信号的电压电平的逻辑低值，将所述第一升压信号的电压电平的逻辑高值移位至所述第二升压信号的电压电平的逻辑高值。具体地，即将第一升压的电压电平的逻辑低值0v进行升压，变成2.5v～3v的范围，形成为第二升压信号的电压电平的逻辑低值；将第一升压信号的电压电平的逻辑高值3v进行升压，变成5v～6v的范围，形成为第二升压信号的电压电平的逻辑高值。
91.在一实施例中，所述反熔丝地址解码电路，所述编程地址解码模块包括：字线地址解码模块40，耦接到所述第一电平位移模块21，用于根据所述第一升压信号输出字线地址信号；编程行地址解码模块30，耦接到所述第二电平位移模块22，用于根据第二升压信号输出编程行地址信号。
92.在一实施例中，所述编程地址包括行地址信息和子阵列地址信息；
93.所述第一升压信号包括第一行地址升压信号和第一子阵列地址升压信号；所述第二升压信号包括第二行地址升压信号和第二子阵列地址升压信号。
94.具体地，图3a和图3b为本公开实施提供的反熔丝存储阵列的子阵列的结构示意图。
95.在一些实施例中，除了行地址(xadd)和列地址(yadd)外，反熔丝存储阵列的地址信息还可以包括子阵列地址，例如yseg、xseg和zadd；其中，如图3a所示，yseg信息用于区分共享同一根字线(wl)上的不同子阵列(sub array)；如图3b所示，xseg信息用于区分共享同一根位线(bl)上的不同子阵列；反熔丝存储阵列可以根据需要分成不同的部分，例如不同
的部分下的单元尺寸(cell size)有所区别，此时可以用zadd区分不同的部分。
96.图3c为一个子阵列的电路图，如图3c所示，以xseg0为例，所述子阵列包括多个反熔丝存储单元50，所述反熔丝存储单元50包括第一反熔丝存储晶体管501、第一晶体管502、第二晶体管503和第二反熔丝存储晶体管504；所述第一晶体管502和第二晶体管503分别通过相邻两根字线wlm(m为对应字线的序号)控制；所述第一反熔丝存储晶体管501和第二反熔丝存储晶体管504分别通过两根编程导线pgm(m为对应字线的序号)控制；所述第一反熔丝存储晶体管501的第一极连接所述第一晶体管502的第一极；所述第二反熔丝存储晶体管504的第一极连接所述第二晶体管503的第一极；所述第一晶体管502的第二极连接所述第二晶体管503的第二极，且所述第一晶体管502的第二极和所述第二晶体管503的第二极连接所述位线。
97.具体地，结合图3c，所述子阵列为16*16的反熔丝存储阵列，即该反熔丝存储阵列包括16根位线bl和16根字线wl，因此，在图3c所示的实施例中，每根位线上一共连接有8个反熔丝存储单元50。
98.需要解释的是，所述行地址信息经解码并输出为编程行地址预解码信号，编程行地址预解码信号进行第一次升压，变成第一行地址升压信号，第一行地址升压信号进行第二次升压，变成第二行地址升压信号；所述子阵列地址信息经解码并输出为编程子阵列地址预解码信号，编程子阵列地址预解码信号进行第一次升压，变成第一子阵列地址升压信号，第一子阵列地址升压信号进行第二次升压，变成第二子阵列地址升压信号。
99.图4a为本公开实施例提供的反熔丝地址解码电路的电路图，如图4a所示，预解码模块10将4位的行地址信息(4bit xadd)和4位的子阵列地址信息(4bit xseg)进行预解码，预解码模块10为一个4位转16位的解码器件(4-16decoder)，预解码后，得到16位的编程地址预解码信号，分别为编程行地址预解码信号(xadd《15:0》)和编程子阵列地址预解码信号(xseg《15:0》)；第一电平位移模块21(level shift1)将编程地址预解码信号进行升压，得到第一升压信号，分别为第一行地址升压信号(xadd_vpp《15:0》)和第一子阵列地址升压信号(xseg_vpp《15:0》)；接着，字线地址解码模块40(xdec_wl)可根据第一行地址升压信号和第一子阵列地址升压信号输出字线地址信号(wl《255:0》)；第二电平位移模块22(level shift2)可以将第一行地址升压信号和第一子阵列地址升压信号进行升压，分别得到第二行地址升压信号(xadd_vpg《15:0》)和第二子阵列地址升压信号(xseg_vppg《15:0》)；编程行地址解码模块30(xdec_pg)可根据第二行地址升压信号和第二子阵列地址升压信号输出编程行地址信号(pg《255:0》)。
100.图5a和图5b为本公开实施例提供的字线地址解码模块的电路图，如图5a所示，所述字线地址解码模块40包括：第一与非门41和第一反相器42；所述第一与非门41的输入端连接所述第一行地址升压信号和所述第一子阵列地址升压信号，输出端连接所述第一反相器42；所述第一反相器42的输出端输出字线地址信号。具体地，例如，如图5a所示，根据16位第一行地址升压信号(xadd_vpp《15:0》)和1位第一子阵列地址升压信号(xseg_vpp《0》)可得到16位字线地址信号(wl《15:0》)。
101.如图5b所示，所述第一与非门41包括第一p型晶体管411、第二p型晶体管412、第一n型晶体管413和第二n型晶体管414；所述第一反相器42包括第三p型晶体管421和第三n型晶体管422；
102.所述第一p型晶体管411和所述第一n型晶体管413的控制端通过第一子阵列地址升压信号(xseg_vpp《n》)控制，所述第二p型晶体管412和所述第二n型晶体管414的控制端通过第一行地址升压信号(xadd_vpp《n》)控制；
103.所述第一p型晶体管411、所述第二p型晶体管412和所述第一n型晶体管413的第一极相连于第一节点n1，所述第三p型晶体管421和所述第三n型晶体管422的控制端相交并连接于所述第一节点n1，且所述第三p型晶体管421和所述第三n型晶体管422的第一极相连并输出字线地址信号(wl《n》)；
104.所述第二n型晶体管414和所述第三n型晶体管422的第二极连接第一电压信号vss；所述第一p型晶体管411、所述第二p型晶体管412和所述第三p型晶体管421的第二极连接第二电压信号vfswl；其中，所述第一电压信号vss小于所述第二电压信号vfswl。
105.参见图4b，字线地址解码模块xdec_wl可根据16位的第一行地址升压信号(xadd_vpp《15:0》)和16位的第一子阵列地址升压信号(xseg_vpp《15:0》)解码得到256位字线地址信号(wl《256:0》)。具体地，以其中一个第一子阵列地址升压信号为例，例如，16位的第一行地址升压信号(xadd_vpp《15:0》)和1位的第一子阵列地址升压信号(xseg_vpp《0》)可得到16位字线地址信号(wl《15:0》)。
106.在一实施例中，所述第一电压信号vss的电压值为0v，所述第二电压信号vfswl的电压值为2.5v。
107.图6a和图6b为本公开实施例提供的编程行地址解码模块的电路图，如图6a所示，所述编程行地址解码模块30包括：第二与非门31和第二反相器32；所述第二与非门31的输入端连接所述第二行地址升压信号和所述第二子阵列地址升压信号，输出端连接所述第二反相器32；所述第二反相器32的输出端输出编程行地址信号。具体地，例如，如图6a所示，根据16位第二行地址升压信号(xadd_vpg《15:0》)和1位第二子阵列地址升压信号(xseg_vpg《0》)可得到16位编程行地址信号(pg《15:0》)。
108.如图6b所示，所述第二与非门31包括第四p型晶体管311、第五p型晶体管312、第四n型晶体管313和第五n型晶体管314；所述第二反相器32包括第六p型晶体管321和第六n型晶体管322；
109.所述第四p型晶体管311和所述第四n型晶体管313的控制端通过第二子阵列地址升压信号(xseg_vpg《n》)控制，所述第五p型晶体管312和所述第五n型晶体管314的控制端通过第二行地址升压信号xadd_vpg《n》控制；
110.所述第四p型晶体管311、所述第五p型晶体管312和所述第四n型晶体管313的第一极相连于第二节点n2，所述第六p型晶体管321和所述第六n型晶体管322的控制端相交并连接于所述第二节点n2，且所述第六p型晶体管321和所述第六n型晶体管322的第一极相连并输出编程行地址信号(pg《n》)；
111.所述第五n型晶体管314和所述第六n型晶体管322的第二极连接第三电压信号vpgl；所述第四p型晶体管311、所述第五p型晶体管312和所述第六p型晶体管321的第二极连接第四电压信号vpgh；所述第三电压信号vpgl小于所述第四电压信号vpgh。
112.参见图4b，编程行地址解码模块xdec_pg可根据16位的第二行地址升压信号(xadd_vpg《15:0》)和16位的第二子阵列地址升压信号(xseg_vpg《15:0》)解码得到256位编程行地址信号(pg《256:0》)。具体地，以其中一个第二子阵列地址升压信号为例，例如，16位
的第二行地址升压信号(xadd_vpg《15:0》)和1位的第二子阵列地址升压信号(xseg_vpg《0》)可得到16位编程行地址信号(pg《15:0》)。
113.在一实施例中，所述第三电压信号vpgl的电压值的范围为2.5v～3v；所述第四电压信号vpgh的电压值的范围为5v～6v。
114.第四电压信号vpgh的电压范围为5v～6v，第三电压信号vpgl的电压范围为2.5v～3.0v，为了避免器件被vpgh的高压损坏，需要等vpgl电压稳定之后再进行vpgh的通电(power up)；如图7所示，在vpgl稳定后，编程启动(blown_en)信号有效后，再进行vpgh的上电，这样可以避免xdec_pg模块的器件被高压损坏。
115.因为器件耐压是针对相对电压而言的，一个电路的高电压和低电压之间的差值如果不超过安全值，器件就不会被击穿，对于本公开实施例中，如果第三电压信号vpgl晚于第四电压信号vpgh，此时第三电压信号vpgl相对于6.0v的vpgh后启动，那么电路的最大压差就会达到6.0v，导致电路被击穿失效。如果先把vpgl启动，后面再启动vpgh，那么即使vpgh电压很高，但是相对于vpgl之间的压差只有3.0v，器件不会被击穿失效。
116.本公开实施例还提供了一种反熔丝地址解码电路的操作方法，具体请参见附图8，如图所示，所述方法包括以下步骤：
117.步骤801：预解码模块对输入的反熔丝存储阵列的编程地址进行解码并输出编程地址预解码信号；
118.步骤802：电平位移模块对所述编程地址预解码信号进行升压，并输出升压信号；
119.步骤803：编程地址解码模块对所述升压信号解码并输出编程地址信号。
120.下面结合具体实施例对本公开实施例提供的反熔丝地址解码电路的操作方法再作进一步详细的说明。
121.参见图1，首先，执行步骤801，预解码模块10对输入的反熔丝存储阵列的编程地址进行解码并输出编程地址预解码信号。
122.接着，执行步骤802，电平位移模块对所述编程地址预解码信号进行升压，并输出升压信号。
123.在一实施例中，所述电平位移模块对所述编程地址预解码信号进行升压，并输出升压信号；包括：第一电平位移模块21对所述编程地址预解码信号进行升压，并输出第一升压信号；第二电平位移模块22对所述第一升压信号进行升压，并输出第二升压信号。
124.本公开实施例中，在预解码后只需通过两次电平位移就能得到多个字线地址信号和编程行地址信号，减少了电平位移模块的数量，从而减少了芯片的面积
125.在一实施例中，所述第一升压信号的电压电平包括逻辑低值和逻辑高值，所述第二升压信号的电压电平包括逻辑低值和逻辑高值；所述第一升压信号的逻辑低值小于所述第二升压信号的逻辑低值；所述第一升压信号的逻辑高值小于所述第二升压信号的逻辑高值。
126.在一实施例中，所述编程地址预解码信号的电压电平包括逻辑低值和逻辑高值；所述编程地址预解码信号的电压电平的逻辑低值和逻辑高值分别为0v和1.2v；所述第一升压信号的电压电平的逻辑低值和逻辑高值分别为0v和3v；所述第二升压信号的电压电平的逻辑低值的范围为2.5v～3v，逻辑高值的范围为5v～6v。
127.所述第一电平位移模块21对所述编程地址预解码信号进行升压，并输出第一升压
信号，包括：将所述编程地址预解码信号的电压电平的逻辑高值移位至所述第一升压信号的电压电平的逻辑高值。具体地，即将编程地址预解码信号的电压电平的逻辑高值1.2v进行升压，变成3v，形成为第一升压信号的电压电平的逻辑高值，而第一升压信号的电压电平的逻辑低值与编程地址预解码信号的电压电平的逻辑低值保持一致，仍是0v。
128.所述第二电平位移模块22对所述第一升压信号进行升压，并输出第二升压信号，包括：将所述第一升压信号的电压电平的逻辑低值移位至所述第二升压信号的电压电平的逻辑低值，将所述第一升压信号的电压电平的逻辑高值移位至所述第二升压信号的电压电平的逻辑高值。具体地，即将第一升压的电压电平的逻辑低值0v进行升压，变成2.5v～3v的范围，形成为第二升压信号的电压电平的逻辑低值；将第一升压信号的电压电平的逻辑高值3v进行升压，变成5v～6v的范围，形成为第二升压信号的电压电平的逻辑高值。
129.接着，执行步骤803，编程地址解码模块对所述升压信号解码并输出编程地址信号。
130.在一实施例中，所述编程地址解码模块中的字线地址解码模块40根据输入的所述第一升压信号输出字线地址信号；
131.所述编程地址解码模块中的编程行地址解码模块30根据输入的所述第二升压信号输出编程行地址信号。
132.在一实施例中，所述反熔丝地址解码电路的操作方法的具体操作过程如图4a所示，预解码模块10将4位的行地址信息(4bit xadd)和4位的子阵列地址信息(4bit xseg)进行预解码，预解码模块10为一个4位转16位的解码器件(4-16decoder)，预解码后，得到16位的编程地址预解码信号，分别为编程行地址预解码信号(xadd《15:0》)和编程子阵列地址预解码信号(xseg《15:0》)；第一电平位移模块21(level shift1)将编程地址预解码信号进行升压，得到第一升压信号，分别为第一行地址升压信号(xadd_vpp《15:0》)和第一子阵列地址升压信号(xseg_vpp《15:0》)；接着，字线地址解码模块40(xdec_wl)可根据第一行地址升压信号和第一子阵列地址升压信号输出字线地址信号(wl《255:0》)；第二电平位移模块22(level shift2)可以将第一行地址升压信号和第一子阵列地址升压信号进行升压，分别得到第二行地址升压信号(xadd_vpg《15:0》)和第二子阵列地址升压信号(xseg_vppg《15:0》)；编程行地址解码模块30(xdec_pg)可根据第二行地址升压信号和第二子阵列地址升压信号输出编程行地址信号(pg《255:0》)。
133.本公开实施例还提供了一种存储器，包括如上述实施例中任一项所述的反熔丝地址解码电路。
134.以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。