具有嵌入式rom的spam的制作方法
【技术领域】
[0001]本发明一般地涉及半导体装置，更具体地说，涉及具有嵌入式只读存储器(ROM)的静态随机存取存储器(SRAM)。
【背景技术】
[0002]处理系统可以包括一种或多种类型的存储模块，例如静态随机存取存储器(SRAM)和只读存储器(ROM)以及处理器、外围电路和总线。这些组件可以在同一集成电路芯片上或在两个或更多个不同的芯片上被实现。如果存储模块和处理组件在相同的IC芯片上，那么存储模块和处理组件通常通过使用在IC芯片上需要专用区域的每个装置的独立电路被实现。如果组件在两个或更多个不同的芯片上被实现，那么每个芯片需要在使用组件的装置上的空间。随着不断降低装置尺寸的需求，需要有效地使用可用空间。
【附图说明】
[0003]本发明通过举例的方式说明并不被附图限制，在附图中，类似的参考符号表示相同的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。
[0004]图1是处理系统的一个实施例的框图。
[0005]图2图示了可以在图1的处理系统中使用的存储模块的一个实施例。
[0006]图3是具有可以在图2的存储阵列中使用的嵌入式只读存储器(ROM)存储单元的静态随机存取存储器(SRAM)存储单元的一个实施例的框图。
[0007]图4是图示了当在ROM模式下操作存储单元时的各种信号的值的时间关系图，该ROM模式是在图3的组合SRAM/R0M存储阵列中被编程为值“ I ”。
[0008]图5是图示了当在ROM模式下操作存储单元时的各种信号的值的时间关系图，该ROM模式是在图3的组合SRAM/R0M存储阵列中被编程为值“O”。
[0009]图6是具有可以在图2的存储阵列中使用的嵌入式只读存储器(ROM)单元的静态随机存取存储器(SRAM)单元的另一个实施例的方框图。
【具体实施方式】
[0010]具有嵌入式只读存储器(ROM)的静态随机存取存储器(SRAM)的方法和装置的实施例被公开，其允许存储单元被用作ROM单元或SRAM单元，这取决于晶体管的井是否被偏置。当SRAM单元的阵列在ROM模式被通电时，单元的N井被偏置并且存储在嵌入式ROM内的数据可以使用SRAM外围电路被读取。当ROM模式被禁用时，存储单元起常规SRAM阵列的作用。SRAM和ROM共享相同的外围电路，从而与SRAM和ROM专用电路相比，减少了实现SRAM/R0M电路所需的区域数量。另外，存储单元中不需要附加路由金属来实现所需的功能。通过参考下面的说明书和附图可以更好的理解。
[0011]图1图示了根据本公开的处理系统100的一个实施例的框图，其中处理系统100包括一个或多个被耦合以通过互连或总线106彼此互通的处理器102和存储模块104。存储模块104包括组合静态随机存取存储器(SRAM)和只读存储器(ROM)存储单元阵列108和存储控制器110。静态随机存取存储器(SRAM)单元可以在需要高速的应用中被使用，例如在数据处理系统中的高速缓冲存储器中。每个SRAM单元存储数据位并且作为一对交叉耦合的逆变器被实现。SRAM单元在两种可能的电压电平中的一个中是唯一稳定的。该单元的逻辑状态由两个逆变器输出为逻辑高的任何一个所决定，并且可以通过将足够量级的电压和持续时间应用于适当的单元输入而改变状态。SRAM单元在处理期间可以多次被动态地写入和读取。与此相反，ROM单元被用于存储非易失性数据和/或指令，例如，当处理系统100被通电或以其它方式开始执行时(被称为“使能”的程序)运行的初始程序。
[0012]处理系统100是可以被设计成向一个或多个用户提供独立计算能力的信息处理系统。处理系统100可以被用于很多装置，包括但不限于大型主机、小型计算机、服务器、工作站、个人电脑、笔记本、电子阅读器、个人数字助理、电子游戏机、汽车、飞机、机械、嵌入式系统以及移动电话和各种其它无线装置。处理系统100根据一个或多个程序处理信息并且通过I/o装置产生合成的输出信息。程序是一系列指令，例如特定应用程序和/或操作系统。计算机程序通常被内部存储在计算机可读存储介质上或通过计算机可读传输介质传送到计算机系统。计算机程序通常包括执行(运行)程序或程序的部分、现行程序值和状态信息以及被操作系统使用以管理程序执行的资源。父进程可能会产生其它子进程或线程以帮助执行父进程的整体功能。
[0013]处理系统100可以包括任何数量的单独集成电路或彼此互连的单独装置。例如，存储模块104可以位于与处理器102相同的集成电路。辅助存储器可以位于单独集成电路或位于另一个外围或从处理系统100的其它元件离散地分开的从属装置。
[0014]图2图示了可以被用于图1的处理系统100中的存储模块104的一个实施例。存储模块104包括存储阵列108、包括被耦合以向存储阵列212提供R0M_ENABLE信号的 SRAM/ROM模式逻辑202的存储控制器110、耦合于阵列108的行译码器210、耦合于阵列108的列译码器204、耦合于阵列108的预充电电路212、耦合于列译码器204的读取放大器208和耦合于列译码器204的写入驱动器206。图1所示的存储阵列108是存储单元214、216、218和220、字线222和224 ；以及位线226和228。存储单元214和216被连接到字线222。存储单元220和218被连接到字线224。存储单元214和220被连接到位线226。存储单元216和218被连接到位线228。位线226和228是被连接到沿着列的存储单元的位线的互补对。存储阵列108具有多个位于比所示的位线和字线更多的交叉点的存储单元。存储阵列有数以百万计的存储单元很平常。
[0015]SRAM/R0M模式逻辑202设置R0M_ENABLE信号以在存储阵列212中作为ROM或SRAM存储单元操作存储单元214-220。例如，在制造期间，ROM单元可以使用在系统100的通电模式期间所需的引导数据来编程。当系统100处于通电模式时，R0M_ENABLE可以被设置为将存储单元214-220用作ROM单元来访问引导数据。存储单元214-220可以使用除了或代替引导数据的其它数据来编程，并且在系统100的其它操作模式期间的ROM模式下操作。或者，R0M_ENABLE可以被设置为作为高速缓冲存储器、寄存器、状态机的SRAM单元以及其它合适的用途来操作存储单元214-220。
[0016]列地址C0L_addr被提供给列译码器204，并且行地址R0W_addr被提供给行译码器210。被行地址选择的字线能够使单元沿着一行并且使单元在其所连接的位线
[0017]上发展信号。列译码器204将发展的信号耦合于感测所选位线上的发展的信号的读取放大器226，并且提供对应于发展的信号的读取放大器的208的输出数据。
[0018]读/写信号由存储控制器110或其它合适的逻辑或输入提供给行译码器102。读/写信号指示是否正在执行写或读操作。被写入到存储阵列212的数据由写入驱动器206提供给列译码器204。列译码器204选择哪个存储单元接收或提供数据。注意，在写访问存储模块104期间，所有耦合于所选字线的存储单元能够接收来自位线的数据信号。这是因为在所说明的实施例中断言字线干扰耦合于字线的所有存储单元的存储状态。字线根据哪行被写入而被设置。
[0019]图3是具有可以在图1的存储阵列108中使用的嵌入式只读存储器(ROM)存储单元的静态随机存取存储器(SRAM)单元302、304的一个实施例的框图。存储单元302、304可以使用CMOS(互补金属氧化物半导体)晶体管在集成电路中被实现。
[0020]存储单元302包括一对交叉耦合的逆变器306，一个逆变器具有P沟道上拉晶体管312和N沟道下拉晶体管316以及另一个逆变器具有P沟道上拉晶体管314和N沟道下拉晶体管328。数据将被保留在存储节点334、336。存储单元302还包括由字线(WL)控制的一对相应的传输晶体管310/320以在存储节点334、336读取或写入数据。P沟道传输晶体管312具有连接到电源“VDD”的源极、连接到存储结点334的漏极、连接到电源VDD_nwell_2的体结和连接到存储节点336的栅极。N沟道下拉晶体管316具有连接到P沟道上拉晶体管312的漏极、连接到第一接地电源VSSA的源极、连接到第二接地电源VSUB的体结和连接到存储节点336的栅极。在正常操作模式下，VSUB和VSSA可以具有相同的值。在省电模式下，VSUB和VSSA可以具有不同的值。
[0021]P沟道上拉晶体管314具有连接到VDD的源极、连接到存储结点336的漏极、连接至Ij电源VDD_nwell_l的体结和连接到存储节点3