用于sram写入辅助的负位线升压方案的制作方法
【技术领域】
[0001]本发明涉及用于SRAM写入辅助的负位线升压方案。
【背景技术】
[0002]静态随机存取存储器(SRAM)通常用于集成电路中。嵌入式SRAM在高速通信、图像处理和片上系统(SOC)应用中特别普及。SRAM单元具有不需刷新便能保持数据的优势特征。通常，SRAM单元包括两个传输栅极晶体管，使得位可以通过传输栅极晶体管从SRAM单元读出或写入SRAM单元。这种类型的SRAM单元称为单一端口 SRAM单元。另一个类型的SRAM单元称为双端口 SRAM单元，其包括四个传输栅极晶体管。由于具有两个端口，存储在SRAM单元中的位可以同时从端口 A和端口 B读出。这实现了通过不同应用的并行操作。此夕卜，如果第一 SRAM单元和第二 SRAM单元位于相同列或相同行中，则在从第一 SRAM单元实施读出操作的同时，也可以对第二 SRAM单元实施写入操作。
[0003]SRAM位单元可以工作的最低VDD电压(正电源电压)称为Vccmin。具有较低的单元VDD (接近Vccmin)降低漏电流，并且也降低读出翻转的发生率。具有较高的单元VDD提高写入操作的成功率。因此，Vccmin受到写入操作的限制。
【发明内容】
[0004]为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种器件，包括:晶体管开关，连接在位线电压节点和接地节点之间；升压信号电路，与所述晶体管开关的栅极节点连接，所述升压信号电路提供响应写入使能信号的升压信号；第一延迟元件；以及第一电容器，与所述第一延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第一延迟元件与所述栅极节点连接的第二端。
[0005]在上述器件中，其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，用于当所述晶体管开关截止时驱动所述位线电压节点至第一负电压。
[0006]在上述器件中，其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，用于当所述晶体管开关截止时驱动所述位线电压节点至第一负电压，其中，所述升压信号使所述晶体管开关截止，并且所述第一延迟元件在所述升压信号的所述第一延迟形式与所述第一电容器连接之前提供足以使所述晶体管开关完全截止的延迟。
[0007]在上述器件中，还包括:第二延迟元件；以及第二电容器，与所述第二延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第二延迟元件与所述第一电容器的第二端连接的第二端。
[0008]在上述器件中，还包括:第二延迟元件；以及第二电容器，与所述第二延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第二延迟元件与所述第一电容器的第二端连接的第二端，其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，以驱动所述位线电压节点至第一负电压，其中，所述第二延迟元件使所述升压信号的第二延迟形式与所述第二电容器连接，以驱动所述位线电压节点至第二负电压。
[0009]在上述器件中，还包括:第二延迟元件；以及第二电容器，与所述第二延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第二延迟元件与所述第一电容器的第二端连接的第二端，其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，以驱动所述位线电压节点至第一负电压，其中，所述第二延迟元件使所述升压信号的第二延迟形式与所述第二电容器连接，以驱动所述位线电压节点至第二负电压，其中，所述升压信号使所述晶体管开关截止，并且所述第一延迟元件在所述升压信号的所述第一延迟形式与所述第一电容器连接之前提供足以使所述晶体管开关完全截止的延迟。
[0010]在上述器件中，还包括:伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高和低之间转换；以及检测器，与所述伪位线连接，以检测所述伪位线在高和低之间的转换，其中，所述升压信号电路响应于所述检测器的输出，以提供所述升压信号。
[0011]在上述器件中，还包括:伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高和低之间转换；以及检测器，与所述伪位线连接，以检测所述伪位线在高和低之间的转换，其中，所述升压信号电路响应于所述检测器的输出，以提供所述升压信号，其中，所述升压信号电路还包括在所述检测器和所述晶体管开关的栅极节点之间连接的延迟元件。
[0012]在上述器件中，还包括与所述位线电压节点连接的写入驱动器以及与所述写入驱动器连接的SRAM阵列，所述写入驱动器将所述位线电压节点的电压传输至所述SRAM阵列中的位线。
[0013]根据本发明的另一方面，还提供了一种器件，包括:晶体管开关，在位线电压节点和接地节点之间连接；可变延迟升压信号电路，与所述晶体管开关的栅极节点连接，所述可变延迟升压信号电路提供响应写入使能信号的升压信号，所述可变延迟升压信号电路响应于选择信号而选择多个可选择升压信号延迟中的一个；以及第一电容器，连接在所述晶体管开关的所述栅极节点和所述位线电压节点之间。
[0014]在上述器件中，其中，所述可变延迟升压信号电路包括:伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接。
[0015]在上述器件中，其中，所述可变延迟升压信号电路包括:伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述伪写入驱动器响应于所述选择信号，所述伪写入驱动器具有与所述多个可选择升压信号延迟相对应的多种可选择驱动能力。
[0016]在上述器件中，其中，所述可变延迟升压信号电路包括:伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述伪写入驱动器响应于所述选择信号，所述伪写入驱动器具有与所述多个可选择升压信号延迟相对应的多种可选择驱动能力，其中，所述伪写入驱动器包括多个可选择驱动器。
[0017]在上述器件中，其中，所述可变延迟升压信号电路包括:伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述伪写入驱动器响应于所述选择信号，所述伪写入驱动器具有与所述多个可选择升压信号延迟相对应的多种可选择驱动能力，其中，所述伪写入驱动器包括多个可选择驱动器，其中，所述可选择驱动器中的至少一个具有比所述可选择驱动器中的另一个更大的驱动能力。
[0018]在上述器件中，其中，所述可变延迟升压信号电路包括:伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述检测器响应于所述选择信号，所述检测器具有与所述多个可选择升压信号延迟相对应的多个可选择检测点。
[0019]在上述器件中，其中，所述可变延迟升压信号电路包括:伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述伪写入驱动器响应于所述选择信号，所述伪写入驱动器具有与所述多个可选择升压信号延迟相对应的多种可选择驱动能力，其中，所述伪写入驱动器包括多个可选择驱动器，其中，所述可选择驱动器中的至少一个具有比所述可选择驱动器中的另一个更大的驱动能力，其中，所述检测器包括各自具有