，逻辑信号RO的电位被设为高电平。反之，逻辑信号RO的电位被设为低电平。
[0109]于读取操作期间，在磁性随机存取存储器阵列310中只有被选取到的特定MRAM单元(以下称受选MRAM单元)可被存取，即只有受选MRAM单元的致能开关会关闭成为通路，而其余MRAM单元的致能开关则会开启成为断路。由于只有受选MRAM单元可被存取，故在位元线BL的阻抗(由感测放大器闩锁电路330所看到的阻抗)仅取决于可被存取的受选MRAM单元的阻抗。
[0110]请搭配参阅图2，若受选MRAM单元的穿隧式磁阻元件TMR处于非平行状态，则在位元线BL的阻抗(由感测闩锁电路330所看到的阻抗)为高阻抗；反之，在位元线BL的阻抗(由感测闩锁电路330所看到的阻抗)则为低阻抗。因此，位元线BL的电位要不为高电平就是低电平。
[0111]另一方面，在参考位元线BLREF的阻抗(由感测放大器闩锁电路330所看到的)则取决于参考单元320的穿隧式磁阻元件322的状态与控制信号RC的电位。
[0112]在一实施例中，穿隧式磁阻元件322预设且固定在平行状态。参考单元320是通过适当地设定控制信号RC而校正，以在参考位元线BLkef建立适当的阻抗，来使得参考位元线BLkef的电位为位元线BL的电位在高电平与低电平之间的大致一半处。
[0113]因此，若位元线BL的电位高于参考位元线BLkef的电位，表示被存取的受选MRAM单元的穿隧式磁阻元件TMR是处于非平行状态。若位元线BL的电位低于参考位元线BLkef的电位，表示被存取的受选MRAM单元的穿隧式磁阻元件TMR是处于平行状态。
[0114]由于参考位元线BLkef的电位为位元线BL的电位在高电平与低电平之间的大致一半处，故读取操作有最大可能性的噪声边限(noise margin)。此外，由于参考单元320与各数据单元312、313、314为大致上相同的电路，使得参考单元320即使在温度变异下仍可完全追踪各数据单元312、313、314，因而胜过公知系统所使用的方法。
[0115]控制信号RC是在校正程序中依据比较校正单元311的阻抗与参考单元320的阻抗的结果来逐步调整。因此，控制信号RC为逐步调整的一模拟信号。
[0116]于系统启动时，校正单元311的穿隧式磁阻元件TMR会预设在非平行状态，而参考单元320的穿隧式磁阻元件322则预设在平行状态。
[0117]于校正程序时，第一致能信号RE的电位与校正信号CAL的电位会被设为高电平，而字元线信号WL[O]、WL[I]、WL[2]的电位则被设为低电平。如此一来，即可有效地比较校正单元311与参考单元320的阻抗。
[0118]其中，校正信号CAL、字元线信号WL[0]、WL[1]、WL[2]与逻辑信号RO皆为逻辑信号。于此，逻辑信号的电位要不是为供应电源Vdd的电位(高逻辑值)，就是为地O的电位(低逻辑值)。另一方面，控制信号RC并非为逻辑信号而是为一模拟信号，且控制信号RC的电位是介在供应电源Vdd的电位与地O的电位之间。
[0119]图4为控制信号RC对逻辑信号RO的转移关系的示意图。请参阅图4，当控制信号RC的电位被设为“O”时，致能开关321等效为开路，且感测放大器闩锁电路330在参考位元线BLkef所看到的阻抗非常大，且大于感测放大器闩锁电路330在位元线BL所看到的阻抗。因此，参考位元线BLkef的电位会大于位元线BL的电位，且逻辑信号RO的输出结果将为“O”。
[0120]随着控制信号RC的电位逐步提升，致能开关321的阻抗随的减低，因此在参考位元线BLkef所看到的阻抗亦随的减低。
[0121]当控制信号RC的电位达到电位410时，感测放大器闩锁电路330在参考位元线BLeef所看到的阻抗大致上等同于在位元线BL所看到的阻抗。
[0122]当控制信号RC的电位上升超过电位410时，感测放大器闩锁电路330在参考位元线BLkef所看到的阻抗小于在位元线BL所看到的阻抗，因此造成参考位元线BLkef的电位小于位元线BL的电位，进而导致逻辑信号RO的输出结果转态为“VDD” (高逻辑值)。而当控制信号RC的电位到达“VDD”时，感测放大器闩锁电路330在参考位元线BLkef所看到的阻抗将与校正单元311的穿隧式磁阻元件TMR被预设在平行状态时的阻抗相同。
[0123]总而言之，当控制信号RC的电位在电位410时，参考单元320的电性表现与当磁性随机存取存储器阵列310中的被存取的受选MRAM单元的穿隧式磁阻元件TMR处于非平行状态时相似，且当控制信号RC的电位在“VDD”时，参考单元320的电性表现则与当磁性随机存取存储器阵列310中的被存取的受选MRAM单元的穿隧式磁阻元件TMR处于平行状态时相似。
[0124]控制信号RC的校正值(例如:正切最佳电平(tan optimum level))大致上在电位410与“VDD”之间的一半处，即大致上在电位420的位置。如此一来，在参考位元线BLkef所看到的阻抗大致上为当受选MRAM单元的穿隧式磁阻元件TMR为处于平行状态时在位元线BL所看到的阻抗以及当受选MRAM单元的穿隧式磁阻元件TMR为处于非平行状态时在位元线BL所看到的阻抗的一半。
[0125]在一实施例中，控制信号RC可通过数字至模拟转换器(Digital-to-AnalogConverter, DAC)的输出来实现。而数字至模拟转换器(图未示)的最大输出电位为供应电压，即“V，。
[0126]在校正程序一开始时，数字至模拟转换器的控制码会被设为最大值，使得控制信号RC的电位变成“VDD”。如前所述，此举将促使逻辑信号RO的电位变成“VDD”。
[0127]数字至模拟转换器的控制码逐渐变小直到逻辑信号RO转态为“O”时，此时，对应于控制码所输出的控制信号RC的电位为电位410。而当对应于控制码所输出的控制信号RC的电位为电位420时，数字至模拟转换器的控制码大约为控制信号RC的电位为电位410时的数字至模拟转换器的控制码与数字至模拟转换器的最大控制码的平均值。
[0128]如此一来，由数字至模拟转换器所输出的控制信号RC的电位在电位420时所对应的控制码与控制信号RC的最佳电平都已被建立。
[0129]值得注意的是，于校正程序完成后，控制信号RC的电位只有在读取操作期间是设置在最佳电平。如果没有读取操作正在进行，则控制信号RC的电位一定要被设置为“O”。
[0130]图5为图3的感测放大器闩锁电路330的一实施例的概要示意图。请参阅图5，感测放大器闩锁电路500包含感测放大器510与闩锁器520。
[0131]感测放大器510主要包含二电流镜(以下分别称之为第一电流镜与第二电流镜)。其中，第一电流镜包含晶体管513、515。晶体管513、515的控制端相互连接，并连接至晶体管513的第一端。而晶体管513、515的第二端连接至供应电源VDD。
[0132]第二电流镜包含晶体管514、516。晶体管514、516的控制端相互连接，并连接至晶体管514的第一端。而晶体管514、516的第二端接连接至供应电源VDD。
[0133]此外，感测放大器510还包含晶体管511、512。其中，晶体管511、512的控制端相互连接，并接收一偏压电压VB。晶体管511的第二端连接至位元线BL，而晶体管511的第一端则连接至晶体管513、515的控制端。晶体管512的第二端连接至参考位元线BLkef，而晶体管512的第一端则连接至晶体管514、516的控制端。
[0134]因此，感测放大器510的一对晶体管511、512的第二端分别连接至位元线BL和参考位元线BLkef,使得感测电流I1与感测电流I2分别对应于在位元线BL和在参考位元线BLkef所看到的阻抗。而感测放大器510的第一电流镜镜射感测电流I1成为第一镜射电流I3，且感测放大器510的第二电流镜镜射感测电流I2成为第二镜射电流14。
[0135]闩锁器520包含多个晶体管521?524。晶体管521、522的第二端连接至地。晶体管521、523的控制端与晶体管522、524的第一端相接，以输出逻辑信号R0。晶体管522、524的控制端与晶体管521、523的第一端相接，以输出逻辑信号R0B。
[0136]因此，晶体管521、522、523、524构成交互I禹合反相器结构以分别输出逻辑信号RO与逻辑信号R0B。其中，逻辑信号ROB的逻辑值为逻辑信号RO的逻辑补数。
[0137]此外，感测放大器闩锁电路500还包含二连通开关对(以下分别称之为第一连通开关对与第二连通开关对)，并且第一连通开关对与第二连通开关对耦接于感测放大器510与闩锁器520之间。
[0138]第一连通开关对包含晶体管501、503。晶体管501的第二端连接至地。晶体管501的第一端连接至闩锁器520的晶体管521的第一端。晶体管503的第一端连接至闩锁器520的晶体管523的第二端。晶体管503的第二端连接至感测放大器510的晶体管515的第一端。晶体管501、503的控制端彼此相连接，并接收第二致能信号REB。于此，第二致能信号REB的逻辑值为前述的第一致能信号RE的逻辑补数。
[0139]第二连通开关对包含晶体管502、504。晶体管502的第一端连接至地。晶体管502的第二端连接至闩锁器520的晶体管522的第一端。晶体管504的第一端连接至闩锁器520的晶体管524的第二端。晶体管504的第二端连接至