突发长度控制电路的制作方法
【专利说明】突发长度控制电路
[0001]相关申请的交叉引用
[0002]本申请要求2014年I月27日向韩国知识产权局提交的申请号为10-2014-0009417的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本公开的实施例涉及突发长度控制电路和包括所述突发长度控制电路的半导体器件，且更具体地涉及能够在低功率半导体存储器件中控制突发长度的技术。
【背景技术】
[0004]已经开发了集成度和操作速度增大的半导体存储器件。为了增大操作速度，已经公开了能够与外部时钟同步操作的同步存储器件。
[0005]首先开发的是单数据率(SDR)同步存储器件，其中，同步于外部时钟的上升沿，在外部时钟的一个周期期间经由一个数据引脚输入或输出一个比特位的数据。
[0006]然而，SDR同步存储器件对于配置成执行高速操作的系统来说速度不够。因此，双数据率(DDR)同步存储器件已被引入，DDR同步存储器件被配置成在一个时钟周期期间传送两个比特位的数据。
[0007]在DDR同步存储器件中，第一比特位和第二比特位的数据经由每个数据输入/输出(I/o)引脚连续输入或输出，第一比特位和第二比特位分别与提供的外部时钟的上升沿和下降沿同步。因此，由于可以实现比传统SDR同步存储器件宽至少两倍的带宽而不用增大外部时钟的频率，所以可以相应地实现高速操作。
[0008]DDR同步存储器件采用每次内部处理多个比特位的多比特位预取方案。多比特位预取方案指如下这种方案:顺序输入的数据同步于数据选通信号而并行布置、且然后并行的多比特位数据通过同步于外部时钟信号而输入的写入命令被储存在存储器单元阵列中。
[0009]DDR同步存储器件可以包括能够在不同存储体组中支持两个并发操作(concurrent operat1ns)的附加模式(plus mode)。如果DDR同步存储器件进入附加模式，则当考虑DDR3时，在附加模式期间可以启动使用两个时钟周期的写入/读取操作，相比之下在正常(非附加)模式期间相似操作使用四个时钟周期。
[0010]附加模式可以用于即时模式(on-the-fly mode)中。即时模式是根据写入命令或读取命令的地址中的比特位来判定使用第一突发长度(例如BL4)还是使用第二突发长度(例如BL8)的模式。
[0011]如在JEDEC DDR3标准中规定的，为了在第一突发长度BL4或即时模式操作中利用存储体中的全部单元，存储体通常被划分成两个存储体组(例如，第一存储体组和第二存储体组)且执行用于选择在第一存储体组还是第二存储体组中写入数据的操作。
[0012]当存储器件在正常即时模式中操作时，执行使用四个时钟周期的操作，以及在四个时钟周期期间执行地址变更。当在附加即时模式中操作时，由于需要单时钟周期中的操作，所以可以执行与即时操作相关的地址切换。
[0013]在低功率DDR3(LPDDR3)下的传统产品可以采用突发长度突变方案，其中，通过突发停止终止(BST)命令将突发长度BLx2模式修改成具有突发长度BLxl模式的时序。
[0014]然而，在突发停止终止(BST)方案中，可以对接收的命令信号计数，这可能不方便。例如，为了在突发长度BL32模式中实现突发长度BL16，会对突发停止终止命令计数。
[0015]此外，在相关技术中，如果突发停止终止信号通过写入控制单元和读取控制单元接收，则突发长度的量级根据写入控制单元和读取控制单元的选通信号而变化。结果，当使用传统的突发停止终止(BST)方案时，自动预充电模式被禁用。
【发明内容】
[0016]本公开的实施例能够在低电源电压环境下根据写入命令或读取命令来选择性地控制即时模式中的突发长度，而不用接收突发停止终止命令信号。
[0017]在本公开的一个实施例中，一种突发长度控制电路，包括:突发长度输入电路，被配置成根据命令地址输出包括突发长度信息的模式寄存器突发长度信号和包括即时信息的突发长度即时信号。突发长度发生器电路，被配置成根据模式寄存器写入命令信号和突发长度即时信号来输出包括突发信息的突发长度信号，以及突发长度调节器，被配置成通过写入模式中的写入延时时间来控制突发长度信号且输出写入突发长度控制信号。选择电路被配置成根据写入读取命令信号和自突发长度输入电路接收的即时信号选择所述突发长度信号和所述写入突发长度控制信号的任何一个且输出突发长度控制信号。突发停止计数器，被配置成根据内部写入命令信号和内部读取命令信号对所述突发长度控制信号计数，且输出与选中的突发长度相对应的突发停止信号。
[0018]在本公开的一个实施例中，一种半导体器件包括突发长度控制电路，突发长度控制电路被配置成产生包括突发信息的突发长度信号；输出通过将写入延时引入至所述突发长度信号产生的写入突发长度控制信号，以及在即时模式中时，通过根据写入读取命令信号来选择所述突发长度信号和所述写入突发长度控制信号的任何一个来输出突发停止信号。半导体器件还包括:预充电控制电路，被配置成根据所述突发停止信号来控制自动预充电操作；写入控制电路，被配置成根据所述突发停止信号来控制写入操作；读取控制电路，被配置成根据所述突发停止信号来控制读取操作；以及存储体，被配置成根据所述预充电控制电路、所述写入控制电路和所述读取控制电路的输出来选择的突发长度操作。
【附图说明】
[0019]结合附图描述本公开的特征、方面和实施例，在附图中:
[0020]图1示出了根据本公开的一个实施例的突发长度控制电路；
[0021]图2示出了根据一个实施例的即时信号发生电路；
[0022]图3示出了根据一个实施例的突发长度控制电路；
[0023]图4示出了根据一个实施例的选择电路；
[0024]图5示出了根据一个实施例的突发停止计数器。
【具体实施方式】
[0025]在下文中，将参照附图描述根据本公开的突发长度控制电路和包括所述突发长度控制电路的半导体器件的实施例。
[0026]图1说明根据本公开的一个实施例的突发长度控制电路10的配置图。突发长度控制电路10包括突发长度输入电路100、突发长度发生器电路300、突发长度调节器400、选择电路600、突发停止计数器700、自动预充电控制电路800、写入控制电路810和读取控制电路820。
[0027]突发长度调节器400包括复制延时控制电路410和复制突发长度计数器420。突发长度输入电路100包括命令解码器110和即时信号发生电路120。
[0028]突发长度输入电路100根据一个或多个命令地址CA、写入命令信号EWT、读取命令信号ERT和内部命令地址ICARR来输出包括即时信息和突发长度信息的模式寄存器突发长度信号MRW_BL、即时信号MRW_OTF和突发长度即时信号BLOTF。
[0029]命令解码器110对包括模式寄存器写入命令(包括突发长度信息和即时信息)的一个或多个命令地址CA解码，且将包括突发长度信息的模式寄存器突发长度信号MRW_BL和包括即时信息的即时信号MRW_0TF输出至突发长度发生器电路300。
[0030]在针对DDR同步存储器件的JEDEC说明中，规定了通过经由接收模式寄存器写入命令MRW而进入测试模式来执行测试以便测试DDR存储器件是否适当操作。
[0031]因而，在命令解码器110中，突发长度和突发长度即时模式在模式寄存器设置中设置。在一个实施例中，命令解码器110包括在模式寄存器设置中的关于固定突发长度BL16模式、固定突发长度BL32模式和突发长度即时模式的信息(作为突发长度信息)。
[0032]在一个实施例中，命令解码器110当固定突发长度BL16模式在模式寄存器设置中被选中时，将模式寄存器突发长度信号MRW_BL输出成高电平；以及当固定突发长度BL32模式在模式寄存器设置中被选中时，将模式寄存器突发长度信号MRW_BL输出成低电平。
[0033]即时信号MRW_OTF表示一即时模式根据模式寄存器写入命令在命令解码器110的模式寄存器设置中是否被选中。例如，如果命令地址CA的特定地址包括具有低电平的指定比特位，则其表示在即时模式中突发长度BL16模式被选中，以及如果命令地址CA的特定地址包括具有高电平的指定比特位，则其表示在即时模式中突发长度BL32模式被选中。
[0034]换言之，当即时模式被设定时，突发长度不被模式寄存器设置确定，反而，突发长度根据读取命令或写入命令被接收时命令地址CA中的特定地址比特位的值是低电平还是高电平来确定。
[0035]即时信号发生电路120基于写入命令信号EWT、读取命令信号ERT和内部命令地址ICARR来产生突发长度即时信号BLOTF，且将突发长度即时信号BLOTF输出至突发长度发生器电路300。内部命令地址ICARR对应于命令地址CA的用于选择即时模式中的突发长度的特定地址比特位。
[0036]因此，当突发长度即时信号BLOTF根据内部命令地址ICARR被激活成高电平时，可以通过选择突发长度BL16模式来执行操作。否则，可以通过选择突发长度BL32模式来执行操作。
[0037]突发长度发生器电路300接收模式寄存器突发长度信号MRW_BL、即时信号MRW_OTF和突发长度即时信号B