使用分类码来确定软数据的制作方法
【技术领域】
[0001] 本发明大体来说涉及存储器错误校正，且更特定来说涉及用于使用分类码来确定 软数据的设备及方法。
【背景技术】
[0002] 存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路。存 在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维 持其数据且包含随机存取存储器（RAM)、动态随机存取存储器（DRAM)及同步动态随机存取 存储器（SDRAM)以及其它存储器。非易失性存储器可通过在未被供电时留存所存储数据而 提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器、相变随机存取存储器（PCRAM)、 电阻式随机存取存储器（RRAM)及磁性随机存取存储器（MRAM)以及其它存储器。
[0003] 可将存储器装置组合在一起以形成固态驱动器（SSD)。SSD可包含非易失性存储 器（例如，NAND快闪存储器及/或NOR快闪存储器），及/或可包含易失性存储器（例如， DRAM及/或SRAM)以及各种其它类型的非易失性及易失性存储器。举例来说，快闪存储器 装置可包含将信息存储于例如浮动栅极等电荷存储结构中的存储器单元，且可用作用于宽 广范围的电子应用的非易失性存储器。
[0004] 存储器作为易失性及非易失性数据存储装置而用于宽广范围的电子应用。举例来 说，非易失性存储器可用于个人计算机、便携式存储棒、数码相机、蜂窝式电话、例如MP3播 放器等便携式音乐播放器、电影播放器及其它电子装置中。存储器单元可被布置成若干阵 列，其中所述阵列用于存储器装置中。
[0005] 硬读取是用以在存储器单元可被编程到的多个状态之间进行区分的读取操作。硬 读取返回硬数据，例如，对应于由读取操作确定的状态的数位。软数据可为除硬数据之外的 数据。软数据可指示（用于指示）关于与硬数据相关联的置信度的置信级。举例来说，软 读取可用于确定存储器单元被充电到的特定电压，其可用于表征硬数据的可靠性。与被充 电到接近对应于一状态的电压范围的中心的特定电压的存储器单元相比，对于被充电到接 近两个状态之间的边界的特定电压的存储器单元来说，硬数据的可靠性可较低。各种错误 校正码方案可使用软数据好得多地运行。然而，由软读取确定的软数据与硬读取相比为较 慢的，且传送由软读取确定的软数据可消耗带宽并影响存储器处理量。
【附图说明】
[0006] 图1图解说明根据本发明的若干个实施例的非易失性存储器阵列的一部分的示 意图。
[0007]图2是根据本发明的若干个实施例呈包含至少一个存储器系统的计算系统的形 式的设备的框图。
[0008] 图3是根据本发明的若干个实施例呈控制器的形式的设备的功能框图。
[0009]图4是图解说明根据本发明的若干个实施例的实例性CC经编码序列的图式。
[0010] 图5是根据本发明的若干个实施例用于使用分类码来解码的方法的流程图。
【具体实施方式】
[0011] 本发明提供用于使用分类码来确定软数据的设备及方法。一种实例性设备可包 含分类码（CC)解码器及耦合到所述CC解码器的外码解码器（对应于除CC之外的一或多 个码）。所述CC可为最内码，且可存在一或多个外码校正码（ECC)，例如低密度奇偶校验 (LDPC)码。所述CC解码器经配置以接收CC码字。所述CC码字包含外ECC码字的段。所 述CC解码器经配置以至少部分地基于对应CC奇偶校验数位（例如，奇偶校验位）而确定 与所述外ECC码字的所述段相关联的软数据。
[0012] 根据本发明的各种实施例，"分类码"用于基于根据从存储器（例如，快闪存储器） 的硬读取获得的数据而产生软数据。可在迭代解码器（例如，LDPC解码器）中使用以此方 式产生的软数据。分类码可与简单且直接的编码及解码技术一起利用，且与现有方法相比， 分类码的使用可在某些迭代范围中提供最好原始位错误率（RBER)性能。本发明的设备及 方法的一个优点是基于从存储器的硬读取而使用分类码来产生软数据，这使用ECC额外开 销的仅一小部分便可实现。本发明的分类码可与LDPC码以及解码器可利用任何形式的软 信息的任何ECC协同使用。
[0013] LDPC码的优点可包含近香农（Shannon)容量性能及高效/结构硬件实施方案。 LDPC解码器利用"置信传播"算法，所述算法是基于可靠性信息（例如，"置信"）的迭代交 换。LDPC解码器本质上是概率性的；因此，其可利用软数据。事实上，LDPC码可仅在存在软 数据（例如，可靠性值）的情况下实现近香农容量性能。
[0014] 然而，利用从存储器读取的软数据工作涉及数个挑战，包含但不限于经由对存储 器的软读取而获得软数据，这可需要多个读取且与硬读取相比导致较慢的读取时间。传送 从存储器读取的软数据与传送硬读取数据相比可导致较低处理率，因为是传送多个位而并 非是针对硬读取情况传送单个位。计算将包含存储器中的所有页/块/裸片的软读取位置 可为困难的。因此，使快闪装置尽可能多地在硬读取模式中操作可为较高效的。
[0015] 图1图解说明根据本发明的若干个实施例的非易失性存储器阵列100的一部分的 示意图。图1的实施例图解说明NAND架构非易失性存储器阵列，例如NAND快闪存储器。然 而，本文中所描述的实施例并不限于此实例。如图1中所展示，存储器阵列1〇〇包含存取线 (例如，字线105-1、…、105-N)及相交的数据线（例如，局部位线107-1、107-2、107-3、…、 107-M)。为便于在数字环境中寻址，字线105-1、…、105-N的数目及局部位线107-1、107-2、 107-3、…、107-M的数目可为2的某一次幂，例如，256个字线乘4, 096个位线。
[0016] 存储器阵列 100 包含NAND串 109-1、109-2、109-3、. ? ?、109-M。每一NAND串包含 非易失性存储器单元111-1、…、111-N，每一存储器单元耦合到相应字线105-1、…、105-N。 每一NAND串（及其组成存储器单元）还与局部位线107-1、107-2、107-3、~、107，相关 联。每一NAND串109-1、109-2、109-3、…、109-M的非易失性存储器单元111-1、…、111-N 源极到漏极地串联连接在源极选择栅极（SGS)(例如，场效应晶体管（FET) 113)与漏极选择 栅极（S⑶）（例如，FET119)之间。每一源极选择栅极113经配置以响应于源极选择线117 上的信号而将相应NAND串选择性地耦合到共同源极123,而每一漏极选择栅极119经配置 以响应于漏极选择线115上的信号而将相应NAND串选择性地耦合到相应位线。
[0017] 如图1中所图解说明的实施例中所展示，源极选择栅极113的源极连接到共同源 极线123。源极选择栅极113的漏极连接到对应NAND串109-1的存储器单元111-1的源极。 漏极选择栅极119的漏极在漏极触点121-1处连接到对应NAND串109-1的位线107-1。漏 极选择栅极119的源极连接到对应NAND串109-1的最后存储器单元111-N的漏极（例如， 浮动栅极晶体管）。
[0018] 在若干个实施例中，非易失性存储器单元111-1、…、111-N的构造包含源极、漏 极、例如浮动栅极等电荷存储结构及控制栅极。非易失性存储器单元111-1、…、111-N的控 制栅极分别耦合到字线105-1、…、105-N。一"列"非易失性存储器单元111-1、…、111-N 构成NAND串109-1、109-2、109-3、…、109-M，且分别耦合到给定局部位线107-1、107-2、 107-3、…、107-M。一"行"非易失性存储器单元是共同耦合到给定字线105-1、…、105-N 的那些存储器单元。术语"列"及"行"的使用并非意在暗示非易失性存储器单元的特定线 性（例如，垂直及/或水平）定向。NOR阵列架构可类似地排列，只不过存储器单元串是并 联耦合在选择栅极之间。
[0019] 可将耦合到选定字线（例如，105-1、…、105-N)的单元子组作为存储器单元页来 进行编程及/或读取。编程操作（例如，写入操作）可包含将若干个编程脉冲（例如，16V 到20V)施加到选定字线以便将耦合到所述选定存取线的选定单元的阈值电压（Vt)增加到 对应于目标（例如，所要）状态（例如，电荷存储状态）的所要编程电压电平。
[0020] 读取操作（如本文中所使用，"读取"操作可指代编程检验操作）可包含感测耦合 到选定单元的位线的电压及/或电流改变以便确定所述选定单元的数据值。读取操作可包 含将位线预充电并在选定单元开始导通时感测放电。如本文中所使用，感测是在读取时涉 及的动作。
[0021] 确定（例如，感测）选定单元的状态可包含将若干个感测信号（例如，读取电压） 提供到选定字线同时将若干个电压（例如，读取通过电压）提供到耦合到串的未选单元的 字线，所述电压足以独立于未选单元的阈值电压而将所述未选单元置于导通状态中。可感 测对应于正被读取及/或检验的选定单元的位线以确定所述选定单元是否响应于施加到 选定字线的特定感测信号而导通。举例来说，选定单元的状态可由位线电流在达到与特定 状态相关联的特定参考电流时的字线电压来确定。
[0022] 在对NAND串中的选定存储器单元执行的感测操作中，偏置所述串的未选存储器 单元以便使其处于导通状态中。在此感测操作中，可基于在对应于所述串的位线上所感测 的电流及/或电压来确定选定单元的状态。举例来说，可基于位线电流在给定时间周期中 是否改变了特定量或达到特定电平而确定选定单元的状态。
[0023] 作为一实例，阵列（例如，图1中所展示的阵列100)的存储器单元可为单电平（存 储器）单元（SLC)或多电平（存储器）单元（MLC)。SLC可为单位（例如，双状态）存储器 单元。也就是说，所述单元可分别被编程到两个状态（例如，P0及P1)中的一者。在操作 中，可编程例如处于选定块中的若干个存储器单元，使得其具有对应于P0或P1的Vt电平。 作为一实例，状态P0可表示例如二进制" 1"的所存储数据值。状态P1可表示例如二进制 "〇"的所存储数据值。
[0024] MLC可为两位（例如，四状态）存储器单元，或可存储每存储器单元两个以上数据 位，包含每存储器单元小数个数据位。举例来说，两位存储器单元可分别被编程到四个状态 (例如，PO、PI、P2及P3)中的一者。在操作中，可编程例如处于选定块中的若干个存储器 单元，使得其具有对应于P〇、PI、P2或P3的Vt电平。作为一实例，状态P0可表示例如二 进制"11"的所存储数据值。状态P1可表示例如二进制"10"的所存储数据值。状态P2可 表示例如二进制"00"的所存储数据值。状态P3可表示例如二进制"01"的所存储数据值。 然而，实施例并不限于这些实例。
[0025] 图2是根据本发明的若干个实施例的呈包含至少一个存储器系统234的计算系 统230的形式的设备的框图。如本文中所使用，存储器系统234、控制器238或存储器装置 239也可单独地被视为"设备"。存储器系统234可为（举例来说）固态驱动器（SSD)且可 包含主机接口 236、控制器238 (例如，处理器及/或其它控制电路）及若干个存储器装置 239-1、…、239-M(例如，例如NAND快闪装置的固态存储器装置），所述存储器装置为存储 器系统234提供存储卷。在若干个实施例中，控制器238、存储器装置239-1到239-M及/ 或主机接口 236可在物理上位于单个裸片上或单个封装（例如，受管理NAND应用）内。此 外，在若干个实施例中，存储器（例如