Sram单元的制作方法
【技术领域】
[0001]本发明涉及SRAM单元并且尤其涉及具有减少的功率需求的这种单元。
【背景技术】
[0002]数据存储是对于几乎所有现代数字电子系统的基本需求。静态读/写存储器(SRAM)构成了该功能的主要部分，其相对容易集成，由此提供了快速存取和低功率。随着深亚微米(DSM)几何结构硅加工的出现，在维持低功耗的同时实现可靠的SRAM存储的任务变得越来越有问题，而相反地，需求随着需要日益增大的存储器的由电池供电的电子装置的激增而增长。
[0003]存储器单元的最常用的设计是图1所示的6-晶体管电路并且包括存储元件以及访问晶体管(MAl和MA2)，存储元件由两个背靠背的反相器([ΜΝΙ,ΜΡΙ]和[ΜΝ2，ΜΡ2])组成，访问晶体管(MAl和ΜΑ2)通过字线控制(WL)开启以形成单元的数据存储节点(NI和Ν2)与外部位线(BLA和BLB)之间的导电路径。写入至单元通过以下方式来实现:将高电压施加至BLA或BLB中的一者，同时将低电压施加至另一者，之后将字线(WL)驱动为高以激活存取路径，其允许保持在位线(BLA和BLB)上的电压电平克服存储元件的状态。字线之后被驱动为低以断开存储单元，而存储单元将其数据存储保持在新状态。从单元读取通过以下方式来实现:首先将两个位线驱动至理论上高电平，然后将字线(WL)驱动为高。之后，BLA或BLB中的一者经由存储单元的低压侧的访问装置被拉低。之后，两个位线之间的电压电平的差异可以被感测并用于确定数据值。
[0004]该单元的设计的一个关键部分是NMOS下拉晶体管(MNl和丽2)、NMOS访问装置(MAl和ΜΑ2)以及PMOS上拉装置(MPl和ΜΡ2)的驱动强度比。特别地，访问装置需要相对于上拉装置足够大以保证单元状态在写入期间被重写，但是不能(相对于下拉装置)太大以致单元在读取期间变得超负荷和不稳定，由此导致所存储的数据值丢失。
[0005]因此，读取该单元的行为呈现了其最有挑战性的操作情况:在存储元件经由访问装置被装载(即，访问装置开启并且两个位线为高)时保持单元的数据。伴随着由于单独的装置的非常小的几何结构而在DSM技术上遭受的随机装置可变性的不可避免的程度，同时满足在非常大的存储器(数千万比特)中的所有单元上的可写性和读取稳定性标准变得非常有挑战性。
[0006]为了减轻同时解决这些冲突需求的困难，越来越常见的做法是使用诸如图2所示的8-晶体管单元设计。这通过增加以下两个额外的NMOS装置来有效地将电路的写入和读取路径分开:其栅极被存储节点中的一个驱动的NMOS装置(MDR)、以及用作针对仅用于读取操作的单独的读取位线(RBL)的访问装置的NMOS装置(MAR)。在该8-晶体管单元设计上的写入操作与针对6-晶体管单元的写入操作相同。然而，针对读取，代替写入字线WffL被驱动为高，单一读取位线(RBL)首先被预充电至高电压并且之后读取字线(RWL)被驱动为高。这使得能够实现从读取位线(RBL)经由单元至VSS的数据依赖放电路径，并且因而，读取位线(RBL)将保持高(由于其电容)或被单元拉低。之后，读取位线(RBL)的状态可以被感测以确定存储在所选择位中的数据值。
[0007]由传统的6-晶体管存储器单元构造的存储器块在图3中示出。该块包含M行N列的单元的阵列，其中字线水平地跨越阵列连接，以及位线垂直地延伸。阵列的方向是任意的(例如，阵列可以同等地被定向以使得字线垂直地跨越阵列连接，以及位线水平地延伸)；然而，按照惯例，字线总是被说成沿着存储器单元的阵列的行延伸，而位线总是被说成沿着存储器阵列的列向下延伸。在阵列的底部，存在多路复用结构，其根据从供给至存储器的地址获得的一组列选择信号(Sel_l、Sel_2等)来选择哪一列被访问(以用于读取或写入)。这种块可以针对存储器输入/输出数据字的每个位来复制。由此，需要N列来针对每单个位存储数据。列多路复用选择比率N的值通常由架构和布局限制来确定；通常倾向于值4、8或16。最初在每个存储器存取之前，所有列的位线被预充电至高状态(电路未示出)。
[0008]对于写入操作，仅针对所需列将位线中的一个或另一个上的电压(根据所需输入数据值)驱动为低，并且之后字线被触发为高足够长时间以将数据写入该单元中。类似地，对于读取操作，在所需行上的字线被驱动为高，并且这使得该行上的所有单元试图将它们的数据值映射(assert)至位线上。列中的一个将被列选择信号启用以驱动其位线电压至读出放大器，读出放大器检测位线上的电压差以确定存储器单元的状态。
[0009]尽管任何读取或写入操作在任意时间仅针对存储器块中N列中的一列，但对于活动行中的每一列，存储器单元中的访问装置将被启用。这导致在这些操作期间N-1个单元都不必要地试图将它们的数据映射在各自的位线上。这既表示浪费的功率，并且还使这些单元呈现它们的数据保持挑战状态(访问装置开启，位线为高)，使得整个行易受外部噪声影响。
[0010]尽管在标准8-晶体管单元中增加读取缓冲晶体管允许更灵活地优化性能(例如，读取装置可以被制造得更大以实现更快的读取速度而不使得单元无法写入)，但它没有解决读取或写入操作中的功率浪费。读取路径仍然针对存储器块中的所有列被启用，即使仅一个列是必要的，而写入路径与6-晶体管单元相同，并面临同样的低效率和易受噪声影响。
[0011]一些单元设计已经被公布，其试图通过增加列选择信号来仅启动被访问的单元以解决该功率浪费。一个这样的设计在图4中示出，其中标准6-晶体管增加了与访问装置串联的两个附加的晶体管以及额外的列选择线(CS)以用于控制附加的晶体管。该单元将仅在WffL和CS均为高时被访问。尽管这解决了浪费功率的问题，但没有解决所选择单元在读取操作期间易受噪声影响的问题，并且实际上可能使得以实现稳健的读取和写入的装置强度的平衡更有问题。
[0012]图5示出另一单元设计，其中，位线本身而不是附加的列选择信号被用于确定单元是否被有效地选择。图5的存储器单元通过实现两个位线(BLA和BLB)之间的数据依赖导电路径来提供缓冲读取操作，从而提供用于感测所存储数据的手段，另一选择是在单元写入路径上进行选通以在写入操作期间提供单元选择。在该设计中，并非写入字线(WWL)经由访问装置将位线直接耦合至单元中以用于写入至单元，而是根据BLA和BLB中的哪一个是高的以及哪一个是低的来启动至存储元件的一侧或另一侧上的低位线的下拉路径。为此，图5的配置包括连接在BLA和第一节点(NA)之间的BLB控制开关(MAXl)、以及连接在BLB和第二节点(NB)之间的BLA控制开关(MAX2)。使用该单元的与传统操作的一个显著不同在于所有不活动位线的默认状态应该为低，由此关闭通过MAXl和MAX2的路径并断开未选择列上的所有单元。
[0013]在图5的设计中，针对单元的写入和读取路径是分离的，读取路径通过由读取字线(RWL)启动的两个位线之间的数据依赖导电路径来实现。图5的配置与标准6-晶体管单元相比，具有在读取和写入操作期间节省功率的优点。另外，在提供缓冲读取操作时，该配置还避免了稳定性问题。然而，这些优点以四个附加晶体管和附加控制信号(RWL)为代价来实现。因此，可以理解，期望提供利用较少的部件基本上实现相同的优点的改进的配置。
【发明内容】
[0014]因此，根据本发明的第一方面，提供一种存储器单位，包括:
[0015]a)多个存储器单元组，每个存储器单元组包括多个存储器单元，每个存储器单元通过相应的第一和第二访问晶体管可操作地连接至第一本地位线和第二本地位线，每个存储器单元与被配置为控制存储器单元的第一和第二访问晶体管的字线相关联；
[0016]b)每个存储器单元组的第一和第二本地位线通过相应的第一和第二组访问开关可操作地连接至相应的第一和第二列位线，第一组访问开关被配置为由第二列位线控制，第二组访问开关被配置为由第一列位线控制。
[0017]每个存储器单元组可以优选地包括奇数个的多个存储器单元。存储器单位可以包括具有三个存储器单元的第一存储器单元组和具有五个存储器单元的相邻的第二存储器单元组。存储器单位可以包括多个集合存储器单元组，其中，每个集合存储器单元组包括具有三个存储器单元的第一存储器单元组和具有五个存储器单元的相邻的第二存储器单元组。多个存储器单元组可以被提供为相邻存储器单元组的对，每对包括具有三个存储器单元的第一存储器单元组和具有五个存储器单元的第二存储器单元组。
[0018]每个存储器单元可以包括具有相应的第一和第二存储访问节点的一对交叉耦合的反相器、可操作地连接至第一存储节点的第一访问晶体管、以及可操作地连接至第二存储节点的第二访问晶体管。第一本地位线可以经由第一访问晶体管可操作地连接至第一存储节点，以及第二本地位线可以经由第二访问晶体管可操作地连接至第二存储节点。
[0019]与存储器单元相关联的字线可以连接至存储器单元的第一访问晶体管上的栅极和存储器单元