一种关于dram时钟树走线结构的制作方法
【专利摘要】本实用新型涉及一种关于DRAM时钟树走线结构，包括衬底、时钟树层以及设置在衬底和时钟树层之间的隔离单元，所述隔离单元包括寄生电容C1、寄生电容C2以及位于寄生电容C1和寄生电容C2之间的至少一层隔离层，所述寄生电容C1的另一端与时钟信号线连接，所述寄生电容C2的另一端与衬底连接。为了解决现有的DRAM时钟树布局会将衬底的噪声引入时钟信号的技术问题，采用本实用新型的走线结构，能够屏蔽减下来自衬底的噪声对时钟树的串扰，并且能够保持时钟树走线环境的一致性。
【专利说明】
一种关于DRAM时钟树走线结构
技术领域
[0001 ]本实用新型涉及一种关于DRAM时钟树走线结构。
【背景技术】
[0002]现有的DRAM时钟树布局仅仅进行同层侧边隔离，也就是时钟层哪一个布线层布线，隔离线也用相同层次在时钟树两侧边布线进行隔离，具体如图1所示。图2为DRAM时钟树布局的横截面图，该图描述了时钟树局部的树状结构和隔离线以及和衬底的关系。衬底对时钟树的噪声是通过寄生电容Ctcital耦合到时钟信号。没有对这部分噪声做屏蔽，但这部分噪声对关键信号和高频信号会产生严重的影响。
[0003]现有的这种布局存在以下的缺点:
[0004]1、时钟树走线周围环境不同，这样会导致时钟时序的失配。
[0005]2、这种走线方式会将衬底的噪声引入时钟走线中，从而影响时钟上升和下降沿的性能，尤其对高频信号影响极其明显。
【实用新型内容】
[0006]为了解决现有的DRAM时钟树布局会将衬底的噪声引入时钟信号的技术问题，本实用新型提供一种关于DRAM时钟树走线结构。
[0007]本实用新型的技术解决方案:
[0008]—种关于DRAM时钟树走线结构，其特殊之处在于:包括衬底、时钟树层以及设置在衬底和时钟树层之间的隔离单元，所述隔离单元包括寄生电容Cl、寄生电容C2以及位于寄生电容Cl和寄生电容C2之间的至少一层隔离层，所述寄生电容Cl的另一端与时钟信号线连接，所述寄生电容C2的另一端与衬底连接。
[0009]上述隔离单元靠近衬底。
[0010]还包括设置在时钟树层的时钟信号线之间的线间隔离单元，所述线间隔离单元包括:侧壁寄生电容C3、侧壁寄生电容C4以及位于侧壁寄生电容C3和侧壁寄生电容C4之间的隔离线，所述侧壁寄生电容C3和侧壁寄生电容C4分别连接在相邻的时钟信号线之间。
[0011 ]上述隔离层的材料为硅化物。
[0012]上述隔离单元还包括绕线层，所述绕线层铺设在时钟树层的时钟走线之上，所述绕线层的材料为金属。
[0013]本实用新型所具有的优点:
[0014]1、采用本实用新型的走线结构，能够屏蔽减下来自衬底的噪声对时钟树的串扰，并且能够保持时钟树走线环境的一致性。
[0015]2、本实用新型还增加了比时钟树走线高一层的绕线层，将该层铺设在时钟树走线之上，这样可以减小来自工艺制造以及测试封装的影响。
[0016]3、本实用新型引入了下隔离的概念，也就是用比时钟树布线低的布线层次，铺设在时钟树布线之下。
【附图说明】
[0017]图1为现有的DRAM时钟树走线结构示意图；
[0018]图2为图1的截面示意图；
[0019]图3为本实用新型DRAM时钟树走线结构示意图；
[0020]图4为图3的截面示意图。
[0021]其中附图标记，1-衬底，2-隔离层，3-时钟信号线，4-隔离线。
【具体实施方式】
[0022]在本实用新型中提到的clock时钟信号，可以扩展到很多重要的、高频的信号。比如振荡器输出信号，锁相环的压控振荡器输出信号，高清晰多媒体接口的时钟信号等等都可以用到本实用新型中提到的走线优化方式。
[0023]如图3所示为本实用新型的DRAM时钟树走线结构示意图；图4为本实用新型的DRAM时钟树走线结构的横截面，展现优化后时钟树局部的树状结构和隔离线以及和衬底的关系。具体包括衬底、时钟树层以及设置在衬底和时钟树层之间的隔离单元，隔离单元包括寄生电容Cl、寄生电容C2以及位于寄生电容Cl和寄生电容C2之间的至少一层隔离层，寄生电容Cl的另一端与时钟信号线连接，寄生电容C2的另一端与衬底连接。
[0024]为了提高隔离效果，一般选择隔离单元靠近衬底。
[0025]可以看出本实用新型有效的减小了寄生电容Ctcital的值。具体原因如下:串联电容值的计算公式为Ctotal = (Cl*C2*-_Cn)/(Cl+C2+-_Cn)，从公式中可以看出电容串的越多电容越小，而图4中引入了下层硅化物(也可以是比时钟树走线层次低的走线层次)，隔离了时钟信号线和衬底的区域，从而引入两个串联电容，使衬底到时钟树层的电容串联，这样减小了寄生的耦合电容，也就减小了从衬底耦合的噪声。走线结构:还包括设置在时钟树层的时钟信号线之间的线间隔离单元，线间隔离单元包括:侧壁寄生电容C3、侧壁寄生电容C4以及位于侧壁寄生电容C3和侧壁寄生电容C4之间的隔离线，侧壁寄生电容C3和侧壁寄生电容C4分别连接在相邻的时钟信号线之间，隔离层的材料为硅化物。隔离单元还包括绕线层，绕线层铺设在时钟树层的时钟走线之上，绕线层的材料为金属。
[0026]如上文本技术中所提到的添加上隔离(比时钟树走线高的走线层次即可)可以更好的屏蔽制造过程以及测试过程中对时钟树的影响。
【主权项】
1.一种关于DRAM时钟树走线结构，其特征在于:包括衬底、时钟树层以及设置在衬底和时钟树层之间的隔离单元，所述隔离单元包括寄生电容Cl、寄生电容C2以及位于寄生电容Cl和寄生电容C2之间的至少一层隔离层，所述寄生电容Cl的另一端与时钟信号线连接，所述寄生电容C2的另一端与衬底连接。2.根据权利要求1所述的关于DRAM时钟树走线结构，其特征在于:所述隔离单元靠近衬底。3.根据权利要求1或2所述的关于DRAM时钟树走线结构，其特征在于:还包括设置在时钟树层的时钟信号线之间的线间隔离单元，所述线间隔离单元包括:侧壁寄生电容C3、侧壁寄生电容C4以及位于侧壁寄生电容C3和侧壁寄生电容C4之间的隔离线，所述侧壁寄生电容C3和侧壁寄生电容C4分别连接在相邻的时钟信号线之间。4.根据权利要求3所述的关于DRAM时钟树走线结构，其特征在于:所述隔离层的材料为硅化物。5.根据权利要求4所述的关于DRAM时钟树走线结构，其特征在于:所述隔离单元还包括绕线层，所述绕线层铺设在时钟树层的时钟走线之上，所述绕线层的材料为金属。
【文档编号】G11C11/4063GK205487354SQ201620198080
【公开日】2016年8月17日
【申请日】2016年3月15日
【发明人】王辉
【申请人】西安紫光国芯半导体有限公司