专利名称：低功率的锁相感测放大器及将信号锁相感测放大的方法
技术领域：
本发明是有关于一种低功率的锁相感测放大器(latch senseamplifier)，且特别是有关于一种使用于存储元件中的低功率的位元线锁相感测放大器。
非挥发性半导体存储元件中是包括一存储细胞阵列(memory cellarray)，此存储细胞阵列是由多个存储细胞以阵列排列的方式所组成。各个存储细胞是用以储存0或1的数据。每个存储细胞是可为一颗金属氧化半导体(Metal-Oxide Semiconductor，MOS)晶体管，在制造过程中视其所储存的数据面给予不同的临界电压Vt。位元线用以选择出某一行的存储细胞，而字元线则是用以选择其中一列的存储细胞，然后再经由选择线的控制来决定是否读取所选择的存储细胞，并借由位元线将此存储细胞所对应的电流信号传送至一感测放大器(sense amplifier)中，以将此电流信号转成电压信号输出。
对于大存储容量的非挥发性半导体存储元件而言，其存储细胞阵列中所包含的存储细胞的个数是相当可观的。相对的，其所需要的感测放大器的数量亦是数以千计。在这么多的感测放大器同时操作的情形之下，其所消耗的能量是相当可观的。因此，如何减少感测放大器的能量消耗乃是目前厂商所致力研究的课题之一。
根据本发明的目的，本发明提供一种低功率的锁相感测放大器，用以与一存储单元阵列的一位元线电性连接，包括一源级随耦感测放大器，用以检测该位元线的电流，包括一定电流源与一受偏压的金属氧化半导体，其中，该定电流源与该金属氧化半导体是耦合至一第一节点，该源级随耦感测放大器是自该第一节点输出一感测信号；以及一主动栓锁寄存器，包括一第一时钟信号同步反相器，该第一时钟信号同步反相器是包括一第一反相器与一第一开关，该第一反相器是对该感测信号反应，以输出一第一反相器输出信号，该第一开关是由一第一控制信号所控制，其中，该第一反相器输出信号是对应至当该第一控制信号为致能、该第一开关为导通时的该感测信号的值，而该锁相感测放大器是以该第一反相器输出信号作为输出。
所述的主动栓锁寄存器还可包括一第二时钟信号同步反相器，该第二时钟信号同步反相器是包括一第二反相器与一第二开关，该第二反相器是对该第一反相器输出信号反应，该第二开关是由一第二控制信号所控制，当该第二控制信号为致能、该第二开关导通时，该第二时钟同步反相器的输出是正向反馈至该第一时钟信号同步反相器的输入端，其中，该第一控制信号是比该第二控制信号提前一个时间间隔的时间致能。
所述的第二反相器与该第二开关可为串联，当该第二开关导通时，该第二反相器方可动作。
所述的第二反相器可为一互补金属氧化半导体反相器。
所述的主动栓锁寄存器还可包括一寄存器，用以储存该第一反相器输出信号。
所述的定电流源可为一受偏压的P型金属氧化半导体。
所述的受偏压的金属氧化半导体可为N型的金属氧化半导体。
所述的锁相感测放大器还可包括一穿透闸，该源级随耦感测放大器是经由该穿透闸与该主动栓锁寄存器电性连接。
所述的第一反相器与该第一开关可为串联，当该第一开关导通时，该第一反相器方可动作。
所述的第一反相器可为一CMOS反相器。
本发明提供一种低功率的锁相感测放大器，用以与一存储单元阵列的一位元线电性连接，包括一源级随耦感测放大器，包括一受偏压的P型金属氧化半导体与一受偏压的N型金属氧化半导体，其中，该P型金属氧化半导体的漏极与该N型金属氧化半导体的漏极是耦合至一第一节点，该源级随耦感测放大器是自该第一节点输出一感测信号，而该N型金属氧化半导体的源极是与该位元线电性连接；一第一时钟信号同步反相器，包括串联的一第一反相器与一第一开关，该第一反相器是具有一第一反相器输入端，自该第一反相器输入端输入的信号是对应呈该感测信号，该第一开关是由一第一控制信号所控制，该第一时钟同步反相器是输出一第一反相器输出信号，该第一反相器输出信号是对应至当该第一控制信号为致能、该第一开关为导通时的该感测信号之值；以及一第二时钟信号同步反相器，包括串联的一第二反相器与一第二开关，该第二反相器具有一第二反相器输入端，用以接收该第一反相器输出信号，该第二开关是由一第二控制信号所控制，当该第二控制信号是为致能、该第二开关为导通时，该第二时钟同步反相器的输出是正向反馈至该第一时钟信号同步反相器的该第一反相器输入端；其中，该第一控制信号是比该第二控制信号提前一个时间间隔的时间致能，该锁相感测放大器是输出该第一反相器输出信号。
所述的锁相感测放大器还可包括一穿透闸，该源级随耦感测放大器是经由该穿透闸与该主动栓锁寄存器电性连接。
本发明提供一种将信号锁相感测放大的方法，用以对一存储单元阵列的一位元线的输出电流进行处理，包括检测该位元线的电流，并借由与一定电流源的一参考电流的大小比较的方式，于一第一节点得到一感测信号；以及于该感测信号接近逻辑位准时，产生一与该感测信号反相的一第一输出信号，并于一时间间隔之后，产生与该第一输出信号反相的一第二输出信号，并将该第二输出信号正向反馈至该第一节点，使该第一节点的电压改变，进而改变该第一输出信号的值并输出该第一输出信号。
本发明所提供的低功率的锁相感测放大器可达到所需的MOS个数减少，降低能量消耗的目的。同时，因为位元线的电压是钳制于一固定电压值，故可降低位元线的电压振幅并增加存储元件阵列的可靠度。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下
图2绘示乃于PMOS MP4与NMOS MN4皆导通的情况之下，信号VZ的电压值与流经第一反相器的电流I的关系曲线图；图3绘示乃控制信号YL、YLB、YSBI与YSI的波形的一例；图4绘示乃本发明的另一实施例的一种低功率的锁相感测放大器的电路图。
存储细胞阵列102是由多个存储细胞MP0以阵列排列的方式所组成。位元线BL用以选择出某一行的存储细胞MP0，而字元线WLI则是用以选择其中一列的存储细胞MP0，然后再经由选择线SLI与SLJ的控制来决定是否读取所选择的存储细胞MP0，并借由位元线将此存储细胞MP0所对应的电流信号输出。
用以检测位元线BL的电流的源级随耦感测放大器104是包括一受偏压的P型金属氧化半导体(P type Metal-Oxide Semiconductor，PMOS)MP1与一受偏压的N型金属氧化半导体(N type Metal-Oxide Semiconductor，NMOS)MN1。其中，PMOS MP1的漏极(drain)与NMOS MN1的漏极是耦合至一第一节点N1。源级随耦感测放大器104是自第一节点N1输出一感测信号VX，而NMOS MN1的源极(Source)是与位元线SL电性连接以撷取位元线BL的电流。
第一时钟信号同步反相器110是包括串联的一第一反相器与一第一开关。当第一开关导通时，第一反相器方可动作。第一反相器是为互补金属氧化半导体(CMOS)反相器，其是由PMOS MP3与NMOS MN3所组成。而第一开关则是由PMOS MP4与NMOS MN4所组成。第一反相器是具有一第一反相器输入端N2，信号VZ是自第一反相器输入端N2输入，而信号VZ是与感测信号VX相关。第一开关是由一第一控制信号所栓制，第一控制信号包括控制信号YL与YLB。第一时钟同步反相器110是输出一第一反相器输出信号VZB，而第一反相器输出信号VZB是对应至当控制信号YL与YLB为致能(enable)、第一开关为导通(turned on)时的信号VZ之值。
第二时钟信号同步反相器112是包括串联的一第二反相器与一第二开关。当第二开关导通时，第二反相器方可动作。第二反相器是为CMOS反相器，其是由PMOS MP5与NMOS MN5所组成。而第二开关则是由PMOSMP6与NMOS MN6所组成。第二反相器具有一第二反相器输入端N3，用以接收第一反相器输出信号VZB。第二开关是由一第二控制信号所控制，第二控制信号包括控制信号YSBI与YSI。当控制信号YSBI与YS1是为致能、第二开关为导通时，第二时钟同步反相器112的输出是正向反馈(positivefeedback)至第一时钟信号同步反相器110的第一反相器输入端N2。
其中，低功率的锁相感测放大器是将第一反相器输出信号VZB输出，而控制信号YL与YLB是比控制信号YSBI与YSI提前一个时间间隔(timeperiod)的时间转为致能。感测信号VX是可经过一被选择的穿透闸(selectedpass gate)106后，得到信号VZ以输入主动栓锁寄存器108的第一时钟信号同步反相器110中。穿透闸106是由一PMOS MP2与一NMOS MN2所组成，其例如是由控制信号YSBI与YSI所控制。当控制信号YSBI与YSI为致能时，感测信号VX是通过穿透闸106以输出信号VZ。
再者，为了达到节省电路的目的，一个主动栓锁寄存器108亦可与多个穿透闸106电性连接。只要借由使用转为致能的时间点为不同的多个控制信号来控制这些穿透闸106，即可将多个不同的位元线BL所对应的存储单元MP0中储存的数据撷取出来。
另外，主动栓锁寄存器108中更可包括一PMOS MP8，以避免第二时钟信号同步反相器112的第二反相器输入端N3有电路浮接(floating)的情形产生。低功率的锁相感测放大器所输出的第一反相器输出信号VZB更可输入至下级的穿透闸114以得到更稳定的输出信号DL。其中，下级的穿透闸114是包括有PMOS MP7以及NMOS MN7。
本发明的锁相感测放大器的电路操作原理是如下所述。
PMOS MP1的闸极(gate)与NMOS MN1的闸极是分别偏压于一固定电压VP与VN。受固定电压VP偏压的PMOS MP1将可视为一固定电流源，其是产生一固定的参考电流IMP1，而参考电流IMP1的大小将介于代表逻辑1的电流与代表逻辑0的电流之间。流经受固定电压VN偏压的NMOS MN1的电流IMN1的大小将与电压VN与位元线BL的电压的电压差有关。当所读取的存储单元阵列102的存储单元MP0为储存1的数据时，存储单元MP0将有电流流过，而使得位元线BL的电压线几乎为零。此时，电流IMN1将大于参考电流IMP1，而使得感测信号VX的电压转为低位准。相反地，当所读取的存储单元阵列102的存储单元MP0为储存0的数据时，存储单元MP0将几乎没有电流流过，而使得位元线BL的电压力高电压。此时，电流IMN1将小于参考电流IMP1，而使得感测信号VX的电压转为高位准。另外，NMOSMN1亦会使得位元线BL的电压钳制于电位VN-VTN，VTN为NMOS MN1的临界电压(threshold voltage)。如此，将可有效地减少位元线BL的电压振荡(swing)，而可避免因为位元线BL的电压变化过大而产生存储单元阵列102的可靠性(reliability)降低的问题。
感测信号VX是经由穿透闸106传送而得到信号VZ，信号VZ是输入至由PMOS MP3与NMOS MN3所组成的第一反相器。当控制信号YL和YLB为致能时，PMOS MP4与NMOS MN4导通，而使得第一时钟信号同步反相器110输出与信号VZ反相的第一反相器输出信号VZB。而第一反相器输出信号VZB是将输入至由PMOS MP5与NMOS MN6所组成的第二反相器。当控制信号YSBI和YSI为致能时，PMOS MP6与NMOS MN6导通，而使得第二时钟信号同步反相器112将与第一反相器输出信号VZB反相的信号正反馈至第一时钟信号同步反相器110的第一反相器输入端N2。
请参照图2，其所绘示乃于PMOS MP4与NMOS MN4皆导通的情况之下，信号VZ的电压值与流经第一反相器的电流I的关系曲线图。由于由PMOSMP3与NMOS MN3组成的第一反相器是为CMOS反相器，所以，根据CMOS反相器的特性可知，当输入至第一反相器的信号VZ的电压为逻辑1位准Logic_1或逻辑0位准Logic_0时，流经第一反相器的电流较小，为电流Imin。而当输入至第一反相器的信号VZ的电压为中间位准M时，则流经第一反相器的电流较大，为电流Imax。当欲读取存储单元阵列102中的不同存储单元MP0中所储存的数据时，感测信号VX将可能产生不同位准的变化。因为流经存储单元MP0的电流很小之故，所以感测信号VX的位准变化将会是缓慢进行的，而使得相对应的信号VZ的位准亦会成缓慢变化。当信号VZ的位准由CMOS的逻辑1位准Logic_1转为CMOS的逻辑0位准Logic_0，或是由CMOS的逻辑0位准Logic_0转为CMOS的逻辑1位准Logic_1时，将可能产生流经第一反相器的电流；为最大的电流Imax的情形(当信号VZ的电压值等于M之时)。又因为信号VZ的位准变化缓慢，将使得电流I维持于大电流的状态的期间很长。如此，将会使得第一反相器消耗大量的能量。
为了解决上述问题，本发明借由调整第一开关的控制信号YL与YLB转为致能的时间点来达成。只要让控制信号YL与YLB于信号VZ变化至接近逻辑1位准Logic_1或逻辑0位准Logic_0时，例如是于信号VZ为高位准A或低位准B时，方转为致能，而使由PMOS MP4与NMOS MN4组成的第一开关导通，以产生电流I，即可达到上述的减少电流大小以减少能源消耗的目的。也就是说，当信号VZ的电压值由高位准A转至低位准B，或是信号VZ的电压值由低位准B转至高位准A的这段期间内，第一开关是不导通的，所以第一反相器于此期间内亦不会有电流流过。而当第一开关导通时，信号VZ是已转至高位准A或低位准B，而此时流过第一反相器的电流I的电流值大小将会是接近低电流Imin的电流值。只要调整好第一开关导通的时间，即可避免产生电流I的电流值过大的情形。如此，将可使得第一反相器的能量消耗减少。
请参照图3，其所绘示乃控制信号YL、YLB、YSBI与YSI的波形的一例。为了避免信号VZ与第二时钟信号同步反相器112将第一反相器输出信号VZB反相输出的信号同时产生位准变化，而使得第一反相器输入端N2的位准产生冲突(fight)而不稳定的情形，第二时钟信号同步反相器112是比第一时钟信号同步反相器110晚一段时间间隔后被激发(activated)。请同时参考图2及图3，假设于时间点t1时，信号VZ开始有位准转换。而于时间点12时，信号VZ已经到达接近于代表CMOS的逻辑1的逻辑1位准Logic_1附近，例如是信号VZ等于高位准A，此时，控制信号YL与YLB为致能，使得PMOS MP4与NMOS MN4导通而激发第一时钟信号同步反相器110，第一时钟信号同步反相器110则输出第一反相器输出信号VZB。之后，于时间点t3，控制信号YSBI与YSI为致能，使得PMOS MP6与NMOS MN6导通而激发第二时钟信号同步反相器112，第二时钟信号同步反相器112则将第一反相器输出信号VZB反相后输出至第一反相器输入端N2。由于第二时钟信号同步反相器112是较第一时钟信号同步反相器110晚t3-t2的时间间隔被激发，故而可以避免上述的第一反相器输入端N2的位准产生冲突而不稳定的情形发生。
再者，由于第二时钟信号同步反相器112是将第一反相器输出信号VZB正向反馈至第一反相器输入端N2，所以，这种电路设计将更有助于加速信号VZ的位准达到逻辑1位准或逻辑0位准。请参考图2，当信号VZ为高位准A时，借由第二时钟信号同步反相器112的正向反馈，可以将第一反相器输入端N2的电压加速上推至逻辑1位准Logic_1。同样地，当信号VZ为低位准B时，借由第二时钟信号同步反相器112的正向反馈，可以将第一反相器输入端N2的电压加速下拉至逻辑0位准Logic_0。而当第一反相器输入端N2的电压到达逻辑1位准Logic_1或是逻辑0位准Logic_0时，流经第一时钟信号同步反相器110的电流将会仅为电流Imin，而使得第一时钟信号同步反相器110的能量消耗降至最低。因此，第一时钟信号同步反相器110仅会在时间点t2至t3之间具有较高的电流与较高的能量消耗。因为时间点t2至t3之间的时间间隔很短，所以，整体而言，于被激发状态下的第一时钟信号同步反相器110的能量消耗是很少的。
借由上述的(a)于信号VZ转换至接近CMOS的逻辑1位准Logic_1或CMOS的逻辑0位准Logic_0时再将第一时钟信号同步反相器110激发，以及(b)于第一时钟信号同步反相器110激发后一段期间，再激发第二时钟信号同步反相器112，可以使得第一时钟信号同步反相器110的能量消耗大幅降低，而达到本发明的减少能量消耗的目的。
而且，本发明所使用的源极随耦感测放大器104仅需两个MOS即可达成，其所需的元件很少，使得整个锁相感测放大器所需的元件个数很少。
请参照图4，其所绘示乃本发明的另一实施例的一种低功率的锁相感测放大器的电路图。图4锁相感测放大器是为将
图1的主动栓锁寄存器108以主动栓锁寄存器402替代而得。主动栓锁寄存器402除了包括有第一时钟信号同步反相器404之外，更包括一寄存器406。时钟信号同步反相器404是用以将第一反相器输出信号VZB锁住，而寄存器406则是用以储存第一反相器输出信号VZB。与图1的锁相感测放大器相较，图4的锁相感测放大器源具有只需一组控制信号，亦即是控制信号YL与YLB的优点。
权利要求
1.一种低功率的锁相感测放大器，用以与一存储单元阵列的一位元线电性连接，其特征在于包括一源级随耦感测放大器，用以检测该位元线的电流，包括一定电流源与一受偏压的金属氧化半导体，其中，该定电流源与该金属氧化半导体是耦合至一第一节点，该源级随耦感测放大器是自该第一节点输出一感测信号；以及一主动栓锁寄存器，包括一第一时钟信号同步反相器，该第一时钟信号同步反相器是包括一第一反相器与一第一开关，该第一反相器是对该感测信号反应，以输出一第一反相器输出信号，该第一开关是由一第一控制信号所控制，其中，该第一反相器输出信号是对应至当该第一控制信号为致能、该第一开关为导通时的该感测信号的值，而该锁相感测放大器是以该第一反相器输出信号作为输出。
2.如权利要求1所述的锁相感测放大器，其特征在于所述的主动栓锁寄存器更包括一第二时钟信号同步反相器，该第二时钟信号同步反相器是包括一第二反相器与一第二开关，该第二反相器是对该第一反相器输出信号反应，该第二开关是由一第二控制信号所控制，当该第二控制信号为致能、该第二开关导通时，该第二时钟同步反相器的输出是正向反馈至该第一时钟信号同步反相器的输入端，其中，该第一控制信号是比该第二控制信号提前一个时间间隔的时间致能。
3.如权利要求1所述的锁相感测放大器，其特征在于所述的第二反相器与该第二开关是为串联，当该第二开关导通时，该第二反相器方可动作。
4.如权利要求3所述的锁相感测放大器，其特征在于所述的第二反相器是为一互补金属氧化半导体反相器。
5.如权利要求1所述的锁相感测放大器，其特征在于所述的主动栓锁寄存器更包括一寄存器，用以储存该第一反相器输出信号。
6.如权利要求1所述的锁相感测放大器，其特征在于所述的定电流源是为一受偏压的P型金属氧化半导体。
7.如权利要求1所述的锁相感测放大器，其特征在于所述的受偏压的金属氧化半导体是为N型的金属氧化半导体。
8.如权利要求1所述的锁相感测放大器，其特征在于，更包括一穿透闸，该源级随耦感测放大器是经由该穿透闸与该主动栓锁寄存器电性连接。
9.如权利要求1所述的锁相感测放大器，其特征在于所述的第一反相器与该第一开关是为串联，当该第一开关导通时，该第一反相器方可动作。
10.如权利要求1所述的锁相感测放大器，其特征在于所述的第一反相器是为一CMOS反相器。
11.一种低功率的锁相感测放大器，用以与一存储单元阵列的一位元线电性连接，其特征在于包括一源级随耦感测放大器，包括一受偏压的P型金属氧化半导体与一受偏压的N型金属氧化半导体，其中，该P型金属氧化半导体的漏极与该N型金属氧化半导体的漏极是耦合至一第一节点，该源级随耦感测放大器是自该第一节点输出一感测信号，而该N型金属氧化半导体的源极是与该位元线电性连接；一第一时钟信号同步反相器，包括串联的一第一反相器与一第一开关，该第一反相器是具有一第一反相器输入端，自该第一反相器输入端输入的信号是对应呈该感测信号，该第一开关是由一第一控制信号所控制，该第一时钟同步反相器是输出一第一反相器输出信号，该第一反相器输出信号是对应至当该第一控制信号为致能、该第一开关为导通时的该感测信号之值；以及一第二时钟信号同步反相器，包括串联的一第二反相器与一第二开关，该第二反相器具有一第二反相器输入端，用以接收该第一反相器输出信号，该第二开关是由一第二控制信号所控制，当该第二控制信号是为致能、该第二开关为导通时，该第二时钟同步反相器的输出是正向反馈至该第一时钟信号同步反相器的该第一反相器输入端；其中，该第一控制信号是比该第二控制信号提前一个时间间隔的时间致能，该锁相感测放大器是输出该第一反相器输出信号。
12.如权利要求11所述的锁相感测放大器，其特征在于，更包括一穿透闸，该源级随耦感测放大器是经由该穿透闸与该主动栓锁寄存器电性连接。
13.一种将信号锁相感测放大的方法，用以对一存储单元阵列的一位元线的输出电流进行处理，其特征在于包括检测该位元线的电流，并借由与一定电流源的一参考电流的大小比较的方式，于一第一节点得到一感测信号；以及于该感测信号接近逻辑位准时，产生一与该感测信号反相的一第一输出信号，并于一时间间隔之后，产生与该第一输出信号反相的一第二输出信号，并将该第二输出信号正向反馈至该第一节点，使该第一节点的电压改变，进而改变该第一输出信号的值并输出该第一输出信号。
全文摘要
一种低功率的锁相感测放大器。此锁相感测放大器包括一源级随耦感测放大器与一主动栓锁寄存器。源级随耦感测放大器包括有耦合至一第一节点的一定电流源与一受偏压的金属氧化半导体，并自第一节点输出一感测信号。主动栓锁寄存器则是包括有一第一时钟信号同步反相器。此第一时钟信号同步反相器是包括一第一反相器与一第一开关。此第一反相器是对此感测信号反应，以输出一第一反相器输出信号。而此第一开关则是由一第一控制信号所控制。第一反相器输出信号是对应至当第一控制信号为致能、第一开关为导通时的感测信号之值。
文档编号H01L27/105GK1434452SQ0210270
公开日2003年8月6日 申请日期2002年1月23日 优先权日2002年1月23日
发明者林晓铭, 杨念钊 申请人:旺宏电子股份有限公司