专利名称：Esd保护元件结构的制作方法
技术领域：
本发明关于一种静电放电(electrostatic discharge，简称为ESD)保护电路，尤指一种可与双载子/双载子互补晶体管(Bipolar/BiCMOS)制程或SiGe-BiCMOS制程相容的二极管串ESD保护元件结构，具有开放基极(openbase)寄生PNP双载子晶体管，藉此达到低漏电流的目的。
背景技术：
静电(static electricity)可以说是无所不在的，任何两个不同材质的物体摩擦，都有可能产生静电。而当带有静电的物体，例如人体，接触到IC的金属接脚时所产生的瞬间高压放电，会经由金属接脚影响内部电路(internal circuit)，所以说经由静电放电所引起的损害，很可能造成电子系统的失效。静电放电保护电路的主要功能是当有静电放电发生时，在静电放电的脉冲(pulse)未到达内部电路之前先行启动，以迅速地消除过高的电压，进而减少静电放电现象所导致的破坏，同时该保护电路也必须能承受静电放电脉冲的能量而不会对保护电路本身造成损害。
习知静电放电保护电路常结合所谓的二极管串(diode string)设计，利用二极管串在顺向偏压(forward stress)有极佳的ESD容量，提供静电放电途径，二极管串可应用在如电源箝制电路(power clamp circuit)、不同电源缓冲垫(power pad)之间的静电放电保护(如Vcc1与Vcc2之间或Vss1与Vss2之间)，或者应用在触发电路(trigger circuit)设计上。请参考图1，图1为习知采二极管串架构的静电放电保护电路的剖面示意图。如图1所示，以四级(4-stage)二极管串为例，其由四个独立的二极管串接而成，亦即前一个二极管的N型井经由一N+掺杂区电连接下一个二极管的P+接面(P+junction)。该四个串接的二极管形成于一P型基底10中，每一个二极管包含有设于浮置N型井9a～9d内的P+掺杂区3a～3d以及N+掺杂区4a～4d。举例来说，在图1中的二极管串中的第一个二极管包含有P+掺杂区3a电连接一电源VD或者周边电源Vccp，一N+掺杂区4a，其中P+掺杂区3a以及N+掺杂区4a皆形成于N型井9a中，而N型井9a形成于P型基底10中。
如图，各别二极管的串接可以任一层合适的金属线12电连接，金属线12的连接方式是从前一级(previous stage)的二极管的N+区域相连至下一级的二极管的P+区域，亦即，如图1中所示，N+区域4a电连接至P+区域3b，而N+区域4b电连接至P+区域3c，以此类推。在此二极管串的阴极端点N+区域4d一般接地或电连接至内部电源Vcc。然而，上述习知的二极管串架构却会有严重的漏电流问题。以图1中的二极管串中的第一个二极管为例，这是由于P+接面3a、N型井9a以及P型基底10构成一寄生PNP双载子晶体管(bipolar junction transistor)，使得二极管在P型基底10方向产生基底漏电流(Isub＝ID×β/(1+β))。当串联的二极管愈多，漏电问题就愈严重。图1中的二极管串的整体基底漏电流Isub，total与垂直电流增益β间的关系可以下式表示Isub，total＝ID×β(1/(1+β)+1/(1+β)2+1/(1+β)3+1/(1+β)4)由于严重的漏电流现象，使得二极管串联时，二极管串的电压压降无法与单一二极管开启电压成等比例放大，因此造成电路设计上许多麻烦。由上述可知，传统结合二极管串架构的ESD保护电路技术不论在电路结构上以及效能上均未臻理想，而犹待进一步克服改善。
发明内容
本发明的主要目的在于提供一种低漏电流且可与双载子互补晶体管(BiCMOS)制程相容的二极管串ESD保护元件结构。
本发明的另一目的在于提供一种二极管串ESD保护元件结构，具有开放基极(open-base)寄生PNP双载子晶体管，可降低ESD保护电路的漏电留流。
本发明的又一目的在于提供一种低漏电流二极管串ESD保护元件结构，可应用在电源箝制电路、不同电源缓冲垫间的静电放电保护，或者应用在触发电路设计上。
为达上述目的，本发明提供一种可用于ESD保护电路的二极管元件，包含有一P型基底；一埋入式N+半导体层，植于该P型基底中，并由一深绝缘浅沟隔绝；一P型井，设于该埋入式N+半导体层之上，并通过该深绝缘浅沟与该P型基底隔绝；一P+掺杂区，设于该P型井中，用来作为该二极管元件的阳极(anode)；以及一N+掺杂区，设于该P型井中，用来作为该二极管元件的阴极(cathode)。其中该P+掺杂区、该埋入式N+半导体层以及该P型基底构成一开放基极的寄生PNP双载子晶体管。
本发明还提出另一种技术方案一种可用与Bipolar/BiCMOS制程相容的二极管串电路，其包含有形成于一P型基底的复数个串联的二极管元件，各该二极管元件均为前一方案中的可用于ESD保护电路的二极管元件，其中一个二极管元件的N+掺杂区电连接下一个二极管元件的P+掺杂区。
相较于习知技艺，本发明通过与Bipolar/BiCMOS制程或SiGe-BiCMOS制程相容的埋入式N+半导体层以及深绝缘沟渠的制作，设计出新颖的ESD保护元件，可应用于二极管串ESD保护电路，由于具有开放基极组态的寄生PNP双载子晶体管的特色，因此有低漏电流的好处。
图1为习知二极管串静电放电保护电路的剖面示意图；图2为本发明二极管串静电放电保护电路的剖面示意图；图3为一典型的Bipolar结构的剖面示意图。
图式的符号说明2a～2d 二极管结构 3a～3d P+掺杂区(或P+接面)4a～4d N+掺杂区(或N+接面)9a～9d 浮置N型井10、20 P型基底 29a～29d 浮置P型井30a～30d 埋入式N+半导体层 50 STI层
60 深绝缘沟渠 70 典型的Bipolar结构701 深绝缘沟渠 702 埋入式N+半导体层具体实施方式
请参考图2，图2为依据本发明较佳实施例的二极管串静电放电保护电路的剖面示意图。如图2所示，同样以四级(4-stage)二极管串为例，其由四个独立的二极管结构2a～2d串接而成，亦即前一个二极管的N+接面电连接下一个二极管的P+接面。该四个串接的二极管2a～2d形成于一P型基底20中，每一个二极管包含有P+掺杂区(或P+接面)3a～3d以及N+掺杂区(或N+接面)4a～4d。每一个二极管的P+掺杂区(或P+接面)以及N+掺杂区(或N+接面)皆设于一浮置P型井29a～29d内，而P型井29a形成于一埋入式N+半导体层30a之上。举例来说，在图1中的二极管串中的第一个二极管2a包含有P+掺杂区3a电连接一电源VD或者周边电源Vccp，一N+掺杂区4a，其中P+掺杂区3a以及N+掺杂区4a皆形成于P型井29a中，而P型井29a形成于一浮置的埋入式N+半导体层30a之上中。每一个二极管的P+掺杂区(或P+接面)以及N+掺杂区(或N+接面)之间为一浅沟绝缘层(STI layer)50所隔离，每一个二极管的浮置P型井29a～29d以及埋入式N+半导体层30a由一深绝缘沟渠(deeptrench isolation)60与其它相邻的二极管元件隔离。一般，浅沟绝缘层(STIlayer)50约为0.3～0.5微米厚，深绝缘沟渠60的深度约为4至5微米左右。
如图2，同样地，各别二极管的串接可以任一层合适的金属线电连接，金属线的连接方式是从前一级(previous stage)的二极管的N+接面相连至下一级(next stage)的二极管的P+接面，亦即，如图2中所示，N+接面4a电连接至P+接面3b，而N+接面4b电连接至P+接面3c，以此类推。在此二极管串的阴极端点(cathode terminal)N+接面4d一般接地或电连接至内部电源Vcc。由于本发明将各个二极管的P+接面3a～3d以及N+接面4a～4d设于一浮置的P型井29a～29d中，该P型井29a～29d设于一埋入式的N+掺杂层30a～30d之上，且P型井29a～29d与N+掺杂层30a～30d由一深绝缘沟渠60围绕隔绝，因此P+接面、P型井以及埋入式的N+掺杂层可以共同构成一具有开放基极(open base)组态的寄生PNP双载子晶体管(P-N-P bipolar transistor)。此具有开放基极组态的寄生PNP双载子晶体管的特色在于当电压VD大于或等于二极管的开启电压时，基底方向的漏电流才会明显增加，因此，能够在利用二极管串联设计ESD电路时，二极管串的电压压降可与单一二极管开启电压成等比例放大，因此避免电路设计上的麻烦。
需注意的是，埋入式N+半导体层30a～30d以及深绝缘沟渠60的制作皆与Bipolar/BiCMOS制程可以相容，而有关Bipolar/BiCMOS的制作过程并非本发明的主要特征，且为习知该行业者所熟知，在此不再赘述。请参阅图2及图3，图3为一典型的Bipolar结构70剖面示意图，Bipolar结构70同样包含有一深绝缘沟渠701以及一埋入式N+半导体层702。在SiGe-BiCMOS制程中，制作埋入式N+半导体层以及深绝缘沟渠的目的前者在于提供较低的集极电阻(collector resistance)，后者在防止基底杂讯(substrate noise)以及做为隔离之用。在本发明二极管串的设计上，利用该SiGe-BiCMOS制程步骤，同样制作出深绝缘沟渠，用以隔绝P-well二极管和P型基底P-well二极管的P+掺杂区3a～3d与P型基底20形成开放基极的寄生PNP双载子晶体管。由于此开放基极的寄生PNP双载子晶体管具有高掺杂的基极(即埋入式N+半导体层30a～30d)，可降低电流增益β，因此漏电流(I_ceo current)很小。
相较于习知技艺，本发明通过与Bipolar/BiCMOS制程或SiGe-BiCMOS制程相容的埋入式N+半导体层30a～30d以及深绝缘沟渠60的制作，设计出新颖的ESD保护元件，可应用于二极管串ESD保护电路，由于具有开放基极组态的寄生PNP双载子晶体管的特色，因此有低漏电流的好处。以上种种优点均显示本发明已完全符合专利法所规定的产业利用性、新颖性及进步性等法定要件，爰依专利法提出申请，敬请详查并赐准本案专利。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种可用于ESD保护电路的二极管元件，其特征是包含有一P型基底；一埋入式N+半导体层，植于该P型基底中，并由一深绝缘浅沟隔绝；一P型井，设于该埋入式N+半导体层之上，并通过该深绝缘浅沟与该P型基底隔绝；一P+掺杂区，设于该P型井中，用来作为该二极管元件的阳极；以及一N+掺杂区，设于该P型井中，用来作为该二极管元件的阴极；其中该P+掺杂区、该埋入式N+半导体层以及该P型基底构成一开放基极的寄生PNP双载子晶体管。
2.如权利要求1所述的ESD保护元件结构，其特征是该深绝缘浅沟约4至5微米深。
3.如权利要求1所述的ESD保护元件结构，其特征是该P+掺杂区以及该N+掺杂区之间为一浅沟绝缘层隔离。
4.如权利要求3所述的ESD保护元件结构，其特征是该浅沟绝缘层约0.3至0.5微米深。
5.一种可用与Bipolar/BiCMOS制程相容的二极管串电路，其特征是包含有形成于一P型基底的复数个串联的二极管元件，各该二极管元件包含有一埋入式N+半导体层，植于该P型基底中，并由一深绝缘浅沟隔绝；一P型井，设于该埋入式N+半导体层之上，并通过该深绝缘浅沟与该P型基底隔绝；一P+掺杂区，设于该P型井中，用来作为该二极管元件的阳极；以及一N+掺杂区，设于该P型井中，用来作为该二极管元件的阴极。
6.如权利要求5所述的可用与Bipolar/BiCMOS制程相容的二极管串电路，其特征是该复数个串联的二极管元件的其中一个二极管元件的N+掺杂区电连接下一个二极管元件的P+掺杂区。
7.如权利要求5所述的可用与Bipolar/BiCMOS制程相容的二极管串电路，其特征是该复数个串联的二极管元件的第一个二极管元件的P+掺杂区电连接一电压VD或周边电源Vccp。
8.如权利要求5所述的可用与Bipolar/BiCMOS制程相容的二极管串电路，其特征是该P+掺杂区、该埋入式N+半导体层以及该P型基底构成一开放基极的寄生PNP双载子晶体管。
9.如权利要求5所述的可用与Bipolar/BiCMOS制程相容的二极管串电路，其特征是该深绝缘浅沟约4至5微米深。
10.如权利要求5所述的可用与Bipolar/BiCMOS制程相容的二极管串电路，其特征是该P+掺杂区以及该N+掺杂区之间为一浅沟绝缘层隔离。
11.如权利要求10所述的可用与Bipolar/BiCMOS制程相容的二极管串电路，其特征是该浅沟绝缘层约0.3至0.5微米深。
全文摘要
一种ESD保护元件结构，包含有一P型基底；一埋入式N
文档编号H01L23/60GK1518103SQ0310066
公开日2004年8月4日 申请日期2003年1月17日 优先权日2003年1月17日
发明者陈孝贤, 唐天浩, 周秋香 申请人:联华电子股份有限公司