专利名称：形成不同栅极间隙壁宽度的方法
技术领域：
本发明涉及半导体制程，特别是有关于一种形成不同栅极间隙壁宽度的方法，以形成具有至少两种栅极间隙壁宽度的晶体管组件。
背景技术：
在传统上的混合信号电路中，常需使用到两种以上的晶体管组件，例如存储元件及逻辑组件。而不同的晶体管组件具有不同的操作电压VDD及驱动电流Idsat。为了制作不同电特性的晶体管组件，需依据设计准则制作出具有不同栅极间隙壁的组件，这就使得整个制造过程变得非常繁复。
美国专利第6,344,398号揭示一种具有不同间隙壁宽度的晶体管组件，其通过制作间隙壁的方式并配合局部蚀刻的方式以依序形成具有不同间隙壁宽度。此种方式在每增加一种不同电特性的晶体管时，便需额外沉积一层用以制作间隙壁的绝缘层及一道微影步骤以作为局部遮蔽之用，致使制程趋于繁复。另外，美国专利第6,316,304号揭示一种形成多重间隙壁宽度的方法，其采用多层膜沉积配合局部蚀刻的方式在不同电特性的晶体管栅极表面形成不同层数的绝缘层，以在后续制程中形成多重间隙壁宽度；此种方式在每增加一种不同电特性的晶体管时，同样需额外沉积一层用以制作间隙壁的绝缘层。
然而，随着集成电路技术的提升及需求的增加，将整体电子系统集中于单一芯片上已成为新世代的主流趋势。此即所谓的单芯片系统(system onchip，SOC)技术或称系统芯片技术。然而，在SOC中，将需要多种不同电特性的晶体管，亦即需要更多具有不同间隙壁宽度的晶体管，以利于将各种电路整合于单一芯片上。未达到此目的，上述的传统的方法势必使制造过程趋于繁复且额外沉积的绝缘层将造成产能降低成本增加等问题。
发明内容
有鉴于此，本发明的目的在于提供一种形成不同栅极间隙壁宽度的方法，其仅需通过两绝缘层在各个栅极形成双层间隙壁之后，以其中一间隙壁作罩幕，并通过等向性蚀刻来控制另一间隙壁的厚度，便可形成至少两种栅极间隙壁宽度的组件。
根据上述的目的，本发明提供一种形成不同栅极间隙壁宽度的方法。首先，在具有一第一栅极及一第二栅极的基底上依序顺应性形成一第一绝缘层及一第二绝缘层。接着依序非等向性蚀刻第二绝缘层及其下方的第一绝缘层，以在第一栅极及第二栅极侧壁各依序形成一第一间隙壁及一第二间隙壁，其中第二间隙壁底部系覆盖部份的第一间隙壁。然后，在第一栅极上方形成一遮蔽层而仅露出第二栅极及其侧壁的第一及第二间隙壁。随后，等向性蚀刻露出的第一间隙壁，以使其同时下陷及底切至一深度。最后，依序去除遮蔽层及第二间隙壁，以分别在第一栅极及第二栅极的侧壁形成具有不同宽度的第一间隙壁。
再者，第一间隙壁由氮氧化硅、碳化硅或其它介电材质所构成且其厚度在300到3000埃的范围。
再者，第二间隙壁由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成，且其材质不同于第一间隙壁。
又根据上述的目的，本发明提供一种形成不同栅极间隙壁宽度的方法。首先，在具有一第一栅极及一第二栅极的基底上依序顺应性形成一蚀刻终止层、一第一绝缘层、及一第二绝缘层。依序非等向性蚀刻第二绝缘层及其下方的该第一绝缘层，以露出蚀刻终止层且在第一栅极及第二栅极侧壁各依序形成一第一间隙壁及一第二间隙壁，其中第二间隙壁底部系覆盖部份的第一间隙壁。然后，在第一栅极上方形成一遮蔽层而仅露出第二栅极上方的蚀刻终止层及其侧壁的第一及第二间隙壁，并接着等向性蚀刻露出的第一间隙壁，以使其同时下陷及底切至一深度。最后，依序去除遮蔽层及第二间隙壁，以分别在第一栅极及第二栅极的侧壁形成具有不同宽度的第一间隙壁。
再者，第一间隙壁由氮氧化硅、碳化硅或其它介电材质所构成且其厚度在300到3000埃的范围。
再者，第二间隙壁及蚀刻终止层由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成，且其材质不同于第一间隙壁。
本发明的有益效果在于仅需在栅极表面形成两绝缘层，就可形成不同宽度的栅极间隙壁，因此非常适用于嵌入式内存、混合信号电路甚至是系统芯片(SOC)的技术上；再者，本发明的方法是利用等向性蚀刻配合局部蚀刻的方式来形成不同宽度的间隙壁，可有效简化制程及降低制造成本。
图1a到1f绘示出根据本发明第一实施例的形成不同栅极间隙壁宽度的方法剖面示意图；图2a到2f绘示出根据本发明第二实施例的形成不同栅极间隙壁宽度的方法剖面示意图。
100～基底； 102～蚀刻终止层；104、106、108～栅极； 104a、106a、108a～栅极介电层；110～第一绝缘层； 112～第二绝缘层；110a～第一间隙壁；112a～第二间隙壁；114、116～遮蔽层；118a～第三间隙壁。
具体实施例方式
第一实施例以下配合图1a到1f说明本发明第一实施例的形成不同栅极间隙壁宽度的方法。首先，请参照图1a，提供一基底100，例如一硅基底或一硅绝缘层(silicon on insulator，SOI)基底。基底100上至少形成有两个栅极，其可由复晶硅所构成。为了简化图式及其说明，此处绘示出三个具有不同线宽的栅极104、106、108，然而本发明的方法并未受限于不同线宽的栅极，这些栅极亦可具有相同的线宽。另外，在栅极104、106、108与基底100之间，形成有一栅极介电层104a、106a、108a，例如一氧化硅层、一氮化硅层或一氮氧化硅层。
接着，利用习知的沉积技术，例如化学气相沉积法(chemical vapordeposition，CVD)依序在基底100及这些栅极104、106、108上顺应性形成一第一绝缘层110及一第二绝缘层112。在本实施例中，第一绝缘层110由氮氧化硅、碳化硅或其它介电材质所构成，其厚度在500到2000埃的范围。同样地，第二绝缘层112亦可由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成，然其材质需不同于第一绝缘层110，其厚度在300到3000埃的范围。例如，其一为氧化硅层而另一为氮化硅层。
接下来，请参照图1b，利用非等向性蚀刻，例如反应离子蚀刻(reactiveion etching，RIE)，依序蚀刻第二绝缘层112及其下方的第一绝缘层110，以在这些栅极104、106、108的侧壁各依序形成一第一间隙壁110a及一第二间隙壁112a，以露出栅极104、106、108及基底100的表面。其中第二间隙壁112a底部覆盖部份的第一间隙壁110a，如图所示。
接下来，请参照图1c，可选择性地实施一等向性蚀刻，例如湿蚀刻并以第二间隙壁112a作为罩幕来蚀刻第一间隙壁110a，以使其同时下陷及底切至一x深度。在本实施例中，若第一间隙壁110a由氧化硅所构成，则可利用稀释氢氟酸(DHF)作为蚀刻液，若由氮化硅所构成，则可利用热磷酸作为蚀刻液。
接着，请参照图1d到1e，进行本实施例的关键步骤。首先，在图1d中，在根据图1c的基底上毯覆式地形成一遮蔽层114，例如一光阻层，再以习知的微影技术图案化遮蔽层114，以在栅极104上方余留遮蔽层114而仅露出栅极106及其侧壁的第一及第二间隙壁110a、112a与栅极108及其侧壁的第一及第二间隙壁110a、112a。同样地，以遮蔽层114及露出的第二间隙壁112a作为罩幕来等向性蚀刻露出的第一间隙壁110a，以使其同时下陷及底切至一y深度。
接着，请参照图1e，利用灰化处理或适当的蚀刻液去除余留的遮蔽层114之后，再次地毯覆式形成一遮蔽层116，例如一光阻层，并以习知的微影技术图案化遮蔽层116，以在栅极104、106上方余留遮蔽层116而仅露出栅极108及其侧壁的第一及第二间隙壁110a、112a。同样地，以遮蔽层116及露出的第二间隙壁112a作为罩幕来等向性蚀刻露出的第一间隙壁110a，以使其同时下陷及底切至一z深度。
最后，请参照图1f，利用灰化处理或适当的蚀刻液去除余留的遮蔽层116之后，去除第二间隙壁112a，以分别在栅极104、106、108的侧壁形成具有不同宽度的第一间隙壁110a。接着，可利用CVD法或其它沉积技术，选择性地在基底100、栅极104、106、108及其侧壁第一间隙壁110a表面形成一薄绝缘层(未绘示)，其可由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成且厚度在50到200埃的范围。然后，可通过RIE，非等向性蚀刻此绝缘层，以在栅极104、106、108侧壁及第一间隙壁110a侧壁各形成一第三间隙壁118a。其主要目的在于通过第三间隙壁118a来防止栅极与源/漏极之间发生短路而造成组件失效。
相较于习知技术，本实施例的方法仅需在栅极表面形成两绝缘层，就可形成不同宽度的栅极间隙壁，因此非常适用于嵌入式内存、混合信号电路甚至是系统芯片(SOC)的技术上。再者，本发明的方法是利用等向性蚀刻配合局部蚀刻的方式来形成不同宽度的间隙壁，可有效简化制程及降低制造成本。
第二实施例以下配合图2a到2f说明本发明第二实施例的形成不同栅极间隙壁宽度的方法。另外，本实施例与第一实施例相同的部件使用相同的标号。首先，请参照图2a，提供一基底100，例如一硅基底或一硅绝缘层基底。基底100上至少形成有两个栅极，例如三个具有不同线宽的栅极104、106、108，其可由复晶硅所构成。另外，在栅极104、106、108与基底100之间，形成有一栅极介电层104a、106a、108a，例如一氧化硅层、一氮化硅层或一氮氧化硅层。
接着，利用习知的沉积技术，例如CVD法依序在基底100及这些栅极104、106、108上顺应性形成一蚀刻终止层102、一第一绝缘层110、及一第二绝缘层112。在本实施例中，第一绝缘层110由氮氧化硅、碳化硅或其它介电材质所构成，其厚度在500到2000埃的范围。同样地，第二绝缘层112亦可由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成，然其材质需不同于第一绝缘层110，其厚度在300到3000埃的范围。另外，蚀刻终止层102可与第二绝缘层112使用相同的材质或其它绝缘材质，只要不同于第一绝缘层110。例如，第一绝缘层110为氧化硅层，第二绝缘层112为氮化硅层而蚀刻终止层102可为氮化硅层或氮氧化硅层等。再者，蚀刻终止层102的厚度在30到200埃的范围。
接下来，请参照图2b，利用非等向性蚀刻，例如反应离子蚀刻(reactiveion etching，RIE)，依序蚀刻第二绝缘层112及其下方的第一绝缘层110，以在这些栅极104、106、108的侧壁各依序形成一第一间隙壁110a及一第二间隙壁112a，以露出蚀刻终止层102表面。其中第二间隙壁112a底部覆盖部份的第一间隙壁110a，如图所示。
接下来，请参照图2c，可选择性地实施一等向性蚀刻，例如湿蚀刻并以蚀刻终止层102及第二间隙壁112a作为罩幕来蚀刻第一间隙壁110a，以使其同时下陷及底切至一x深度。
接着，请参照图2d到2e，进行本实施例的关键步骤。首先，在图2d中，在根据图2c的基底上毯覆式地形成一遮蔽层114，例如一光阻层，再以习知的微影技术图案化遮蔽层114，以在栅极104上方余留遮蔽层114而仅露出栅极106上方的蚀刻终止层102及其侧壁的第一及第二间隙壁110a、112a与栅极108上方的蚀刻终止层102及其侧壁的第一及第二间隙壁110a、112a。同样地，以遮蔽层114及露出的蚀刻终止层102、第二间隙壁112a作为罩幕来等向性蚀刻露出的第一间隙壁110a，以使其同时下陷及底切至一y深度。
接着，请参照图2e，利用灰化处理或适当的蚀刻液去除余留的遮蔽层114之后，再次地毯覆式形成一遮蔽层116，例如一光阻层，并以习知的微影技术图案化遮蔽层116，以在栅极104、106上方余留遮蔽层116而仅露出栅极108上方的蚀刻终止层102及其侧壁的第一及第二间隙壁110a、112a。同样地，以遮蔽层116及露出的蚀刻终止层102与第二间隙壁112a作为罩幕来等向性蚀刻露出的第一间隙壁110a，以使其同时下陷及底切至一z深度。
最后，请参照图2f，利用灰化处理或适当的蚀刻液去除余留的遮蔽层116之后，去除第二间隙壁112a，以分别在栅极104、106、108的侧壁形成具有不同宽度的第一间隙壁110a。接着，可利用CVD法或其它沉积技术，选择性地在蚀刻终止层102、栅极104、106、108及其侧壁第一间隙壁110a的表面形成一薄绝缘层(未绘示)，其可由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成且厚度在50到200埃的范围。然后，可通过RIE，非等向性蚀刻此绝缘层，以在栅极104、106、108侧壁及第一间隙壁110a侧壁各形成一第三间隙壁118a。
根据本实施例的方法，除了具有第一实施例的优点外，由于栅极104、106、108上方形成有一蚀刻终止层102，可于蚀刻第一间隙壁110a期间，保护栅极104、106、108，以确保组件的可靠度。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种形成不同栅极间隙壁宽度的方法，其特征是包括下列步骤提供一基底，其上具有一第一栅极及一第二栅极；依序在该基底、该第一栅极、及该第二栅极上顺应性形成一第一绝缘层及一第二绝缘层；依序非等向性蚀刻该第二绝缘层及其下方的该第一绝缘层，以在该第一栅极及该第二栅极侧壁各依序形成一第一间隙壁及一第二间隙壁，其中该第二间隙壁底部覆盖部份的该第一间隙壁；在该第一栅极上方形成一遮蔽层而仅露出该第二栅极及其侧壁的该第一及该第二间隙壁；等向性蚀刻该露出的第一间隙壁，以使其同时下陷及底切至一第一深度；以及依序去除该遮蔽层及该等第二间隙壁，以分别在该第一栅极及该第二栅极的侧壁形成具有不同宽度的该第一间隙壁。
2.如权利要求1所述的形成不同栅极间隙壁宽度的方法，其特征是还包括在形成该遮蔽层之前，等向性蚀刻该第一间隙壁以使其同时下陷及底切至一第二深度的步骤。
3.如权利要求2所述的形成不同栅极间隙壁宽度的方法，其特征是在去除该遮蔽层及该第二间隙壁之后，还包括在该第一栅极侧壁、该第二栅极侧壁及该等第一间隙壁侧壁各形成一第三间隙壁。
4.如权利要求3所述的形成不同栅极间隙壁宽度的方法，其特征是该第三间隙壁由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成。
5.如权利要求1所述的形成不同栅极间隙壁宽度的方法，其特征是该第一栅极与该第二栅极具有不同的线宽。
6.如权利要求1所述的形成不同栅极间隙壁宽度的方法，其特征是该第一间隙壁由氮氧化硅、碳化硅或其它介电材质所构成。
7.如权利要求1所述的形成不同栅极间隙壁宽度的方法，其特征是该第二间隙壁由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成，且其材质不同于该第一间隙壁。
8.如权利要求1所述的形成不同栅极间隙壁宽度的方法，其特征是该遮蔽层为一光阻层。
9.一种形成不同栅极间隙壁宽度的方法，其特征是包括下列步骤提供一基底，其上具有一第一栅极及一第二栅极；依序在该基底、该第一栅极、及该第二栅极上顺应性形成一蚀刻终止层、一第一绝缘层、及一第二绝缘层；依序非等向性蚀刻该第二绝缘层及其下方的该第一绝缘层，以露出该蚀刻终止层且在该第一栅极及该第二栅极侧壁各依序形成一第一间隙壁及一第二间隙壁，其中该第二间隙壁底部覆盖部份的该第一间隙壁；在该第一栅极上方形成一遮蔽层而仅露出该第二栅极上方的蚀刻终止层及其侧壁的该第一及该第二间隙壁；等向性蚀刻该露出的第一间隙壁，以使其同时下陷及底切至一第一深度；以及依序去除该遮蔽层及该等第二间隙壁，以分别在该第一栅极及该第二栅极的侧壁形成具有不同宽度的该第一间隙壁。
10.如权利要求9所述的形成不同栅极间隙壁宽度的方法，其特征是还包括在形成该遮蔽层之前，等向性蚀刻该第一间隙壁以使其同时下陷及底切至一第二深度的步骤。
11.如权利要求10所述的形成不同栅极间隙壁宽度的方法，其特征是在去除该遮蔽层及该第二间隙壁之后，还包括在该第一栅极侧壁、该第二栅极侧壁及该等第一间隙壁侧壁各形成一第三间隙壁。
12.如权利要求11所述的形成不同栅极间隙壁宽度的方法，其特征是该第三间隙壁由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成。
13.如权利要求9所述的形成不同栅极间隙壁宽度的方法，其特征是该第一栅极与该第二栅极具有不同的线宽。
14.如权利要求9所述的形成不同栅极间隙壁宽度的方法，其特征是该第一间隙壁由氮氧化硅、碳化硅或其它介电材质所构成。
15.如权利要求9所述的形成不同栅极间隙壁宽度的方法，其特征是该第二间隙壁由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成，且其材质不同于该第一间隙壁。
16.如权利要求9所述的形成不同栅极间隙壁宽度的方法，其特征是该蚀刻终止层由氧化硅、氮化硅、氮氧化硅、碳化硅或其它介电材质所构成，且其材质不同于该第一间隙壁。
17.如权利要求9所述的形成不同栅极间隙壁宽度的方法，其特征是该遮蔽层系一光阻层。
全文摘要
一种形成不同栅极间隙壁宽度的方法，首先，提供一基底，其上具有第一、第二、及第三栅极，在第一、第二、及第三栅极的侧壁各依序形成第一及第二间隙壁，其中第二间隙壁底部覆盖部分的第一间隙壁；接着，在第一栅极上方形成第一遮蔽层并等向性蚀刻未被遮蔽的第一间隙壁，使其同时下陷及底切至第一深度；去除第一遮蔽层后，在第一及第二栅极上方形成第二遮蔽层并等向性蚀刻未被遮蔽的第一间隙壁，使其同时下陷及底切至第二深度；最后，依序去除第二遮蔽层及第二间隙壁，以分别在这些栅极的侧壁形成不同宽度的间隙壁；本发明仅需在栅极表面形成两绝缘层，就可形成不同宽度的栅极间隙壁，因此非常适用于嵌入式内存、混合信号电路甚至是系统芯片(SOC)；另，本发明以等向性蚀刻配合局部蚀刻的方式形成不同宽度的间隙壁，可有效简化制程及降低制造成本。
文档编号H01L21/311GK1527365SQ0310517
公开日2004年9月8日 申请日期2003年3月5日 优先权日2003年3月5日
发明者彭宝庆, 林义雄, 雷明达, 刘埃森, 林佳惠, 林正忠 申请人:台湾积体电路制造股份有限公司