专利名称：具有对角方向线路的半导体集成电路器件及其布置方法
技术领域：
本发明涉及一种具有对角方向线路的半导体集成电路器件及其布置方法，更具体地说涉及这样一种半导体集成电路器件及其布置方法，其中可以使对角方向线路的宽度变窄，由此使得对角方向线路的密度加大。
背景技术：
半导体集成电路器件(LSI)是通过将形成在半导体基底上的多个电路元件与在基底上处于多层布线层中的线路连接在一起而构成的大型电路。在多层布线层中的线路数量很大，因此通常采用由计算机程序而不是手动控制的自动布置工具来自动地进行接线。在由该自动布置工具进行的布置中，沿着垂直方向和水平方向延伸的线路相结合以在电路元件之间形成连接线。
该自动布置方法基于网格结构和优选的方向。在网格结构中，线路沿着水平方向和垂直方向形成在沿着水平和垂直方向以恒定的间距形成的标准网格上。因此，所有线路以网格间距的整数倍间隔设置在标准网格上，因此可以简化对数据处理、线路检索的算法。另一方面，优选的方向是这样一种结构，其中只有沿着垂直方向的线路形成在第一布线层上，并且只有沿着水平方向的线路形成在位于第一布线层上方或下方的第二布线层上。通过限制在每个布线层的线路方向，从而可以简化自动布置算法。
在这些布置结构中，线路不可变地设置在网格上，并且连接不同层的线路的连接点设置在网格点处，因此这种结果的优点在于能够简化自动布置算法。
但是，在这些结构中，电路元件只通过沿着水平方向和垂直方向的线路的组合来连接，因此线路倾向于变长，由该线路结构所导致的延迟时间增加，并且有时难以形成在信号定时上具有严格限制的关键通路。因此近年来例如在日本待审专利申请公开2000-82743、日本待审专利申请公开2001-142931等中已经提出允许相对于标准网格成45°或135°倾斜的对角线路的结构。
通过允许形成对角线路，从而可以减小线路的长度，可以提高形成关键通路的灵活性，并且可以大大改善自动布置的布置能力。
在日本待审专利申请公开2000-82743中，提出了在对角线路网格上形成对角线路，由此除了标准的水平方向和垂直方向线路网格，提出具有相对于标准线路网格的间距P具有 的间距的对角线路网格，从而在对角线路网格上形成对角线路。根据该方法，在标准线路网格上的网格点和在对角线路网格上的网格点匹配，因此可以将用于连接不同布线层的通路限制在网格点上的位置，从而使得能够简化自动布置算法。
在日本待审专利申请公开2001-142931中提出了采用类似于上述的对角线路网格，其中具有水平或垂直线路的线路宽度的第一导电层、具有对角线路的线路宽度的第二导电层和包括位于第一和第二导电层之间的通路的连接图案设置在连接点处，在这些连接点处对角线路与水平或垂直线路重叠。换句话说，提出将对角线路宽度相对于水平或垂直线路宽度W设定为 因此可以将通路形状(via figure)设定为在水平或垂直线路一侧为宽度W，在对角线路一侧为 图1显示出在如上所述的日本待审专利申请公开2000-82743中提出的对角线路的实施例。在该图面中，虚线对应于标准网格和对角网格。垂直方向线路10形成在标准网格上，而对角线路12形成在对角网格上。通过相对于标准网格的间距P将对角网格的间距设定为 从而可以将通路14形成在匹配的网格点处。
图2显示出一种无网格结构。在该无网格结构中，用于对角线路的网格的间距设定为等于标准网格的间距P，从而使得对角线路的密度增加。但是两个网格的网格点16无论怎么都不匹配，从而造成自动布置算法的复杂。这种结构是不切实际的，因此不令人满意。
发明内容
本发明的一个目的在于提供一种线路结构，其中对于对角线路而言也可以采用类似于水平和垂直线路的最小线路宽度和最小间距。
本发明的另一个目的在于提供一种半导体集成电路器件及其布置方法，其中提高了对角线路的线路密度。
为了实现上述目的，本发明的第一方面为一种半导体集成电路器件，它具有多个电路元件和多个连接这些电路元件的线路，它包括具有第一最小线路宽度的正交线路，它形成在第一布线层中并且水平或垂直延伸；具有第二最小线路宽度的对角线路，它基本上等于第一最小线路宽度，它形成在与第一布线层不同的第二布线层中并且相对于正交线路沿着对角方向延伸；以及一通路，其尺寸不大于第一或第二线路宽度，它形成在正交线路和对角线路重叠的位置处以便连接正交线路和对角线路，其中对角线路和正交线路中的一个在形成通路的位置包括加大线路宽度区域，并且该加大线路宽度区域的线路宽度加大为超过第一或第二最小线路宽度。
根据上述第一方面，可以使对角线路的线路宽度基本上等于水平或垂直延伸的正交线路的线路宽度，因此可以提高对角线路的线路密度。而且，在对角线路(或正交线路)上在连接正交线路和对角线路的通路位置设置加大线路宽度区域，因此可以确保在通路和对角线路之间具有足够的连接空间，因此使得能够提供适当的连接通路形状(viafigure)。
用于实现上述目的的本发明的第二方面为一种具有多个电路元件和多个连接这些电路元件的线路的半导体集成电路器件，它包括正交线路，形成在具有间距P并且沿着水平或垂直方向延伸的标准网格上并且至少以间距P的间隔设置；对角线路，它们相对于正交线路倾斜45°或135°，其中所述对角线路包括形成在标准网格的网格点上的第一对角线路和形成在标准网格与偏离标准网格P/2的1/2网格相交的1/2网格点上的第二对角线路，并且所述第一和第二对角线路相对于间距P以至少为 的间隔设置。
根据上述第二方面，对角线路的最小间距可以设定为(1.5/2)·P≈1.06P,]]>这大致等于正交线路的最小间距P，因此可以提高对角线路的线路密度。另外，对角线路形成在标准网格的网格点上和标准网格和1/2网格(半个网格)相交的1/2网格点上，因此连接位于不同布线层上的对角线路和正交线路的通路位置可以限制在标准网格的网格点和1/2网格点上，由此能够简化自动布置算法。
在该第二方面的优选实施方案中，对角线路的最小线路宽度基本上等于对角线路的最小线路宽度。在该实施方案中，对角线路具有与正交线路基本上相同的最小线路宽度和基本上相同的最小线路间距，因此可以提高对角线路的线路密度，从而变得与正交线路的线路密度大致相同。
图1显示出在日本待审专利申请公开2000-82743中所提出的对角线路的实施例；图2显示出一种无网格结构；图3显示出在日本待审专利申请公开2001-142931中所述的连接点的结构；图4显示出在第一实施方案中的线路结构；图5显示出在第一实施方案中的通路形状；图6显示出在第一实施方案中的另一种通路形状；
图7为在第一实施方案中的线路布置的流程图；图8显示出在该实施方案中的对角线路的布置结构；图9显示出根据该实施方案的对角线路布置结构的对角线路的配置；图10显示出根据该实施方案的对角线路布置结构的对角线路的配置；图11显示出在该实施方案中的对角线路的配置的实施例；图12显示出在该实施方案中的对角线路的配置的实施例；图13显示出在该实施方案中的对角线路的配置的实施例；图14显示出在该实施方案中的对角线路的配置的实施例；图15显示出采用根据该实施方案的对角线路的线路布置的实施例；图16显示出采用根据该实施方案的对角线路的线路布置的实施例；图17显示出采用根据该实施方案的对角线路的线路布置的实施例；图18显示出采用根据该实施方案的对角线路的线路布置的实施例；并且图19显示出采用根据第二实施方案的对角线路布置结构的改进实施例。
具体实施例方式
下面将参照这些附图对本发明的实施方案进行说明。但是，本发明的保护范围并不限于以下实施方案，而且延伸至在权利要求、其等同方案等的范围内所述的发明。
如图1所示，在如上所述的日本待审专利申请公开2000-82743和日本待审专利申请公开2001-142931的结构中，对角线路的线路宽度设定为水平和垂直线路的宽度W的 倍，并且对角线路的间距设定为标准线路网格的间距P的 倍，从而产生这样一个问题，即对角线路的线路密度下降。换句话说，虽然水平和垂直线路的线路宽度W根据该电路设计设定为最小线路宽度，并且因此根据该电路设计将标准线路网格的间距P设定为最小间距，但是对角线路不能对应于该最小线路宽度和最小间距，从而导致线路密度中的大量浪费。
图3显示出在如上所述的日本待审专利申请公开2001-142931中所示的连接点的结构。在图3A中，通路形状(via figure)14形成在这样一个位置处，在该位置处形成在下层上的垂直线路10和形成在下层上的对角线路12相交。这个通路形状(via figure)的结构可以分解成在图3B中的下层线路10、在图3C中的上层线路12和在图3D中的通路形状(via figure)。通路形状(via figure)14还包括下层通路缓冲垫导电层(cushion conductive layer)14A、上层通路缓冲垫导电层14B以及连接这些导电层14A、14B的通路14C。
根据日本待审专利申请公开2001-142931，下层通路缓冲垫导电层14A形成为具有与下层线路10相同的线路宽度W的方形，并且上层通路缓冲垫导电层14B形成为具有与上层线路12相同的线路宽度 的方形。这样，在通路14C的宽度V的两个侧面上确保了位置对准余量。因此，在如上所述的根据日本待审专利申请公开2001-142931的结构中，对角线路的线路宽度增加，因此不能提高线路密度。这使得难以进行大规模集成。
图4显示出在第一实施方案中的线路结构。图4A显示出沿着垂直方向延伸的正交线路10、相对于正交线路10倾斜45°或135°的对角线路12以及设在它们之间的相交点处的通路形状(via figure)14。在该实施方案中，对角线路12具有一最小线路宽度W，它等于沿着垂直或水平方向延伸的正交线路10的最小线路程度W。而且，设在分别形成在不同布线层上的正交线路10和对角线路23的相交位置中的通路形状(via figure)14等于或小于正交线路10的最小线路宽度W。
图4B显示出对角线路12，图4C显示出正交线路10，并且图4D显示出通路形状(via figure)14。如在图4D中的分解视图中所示一样，通路形状(via figure)14由其尺寸V小于线路宽度W的通路14C以及与该通路14C连接的下层通路缓冲垫导电层14A和下层通路缓冲垫导电层14B构成。通路14C为矩形，并且优选为方形，并且这两层通路缓冲垫导电层14A、14B采取尺寸更大的类似矩形形式。通路14C的矩形形式的一个边的长度相对于线路宽度W设定为V(＜W)，并且将V+2X(通过将在其周边上的位置对准余量X加上通路14C的尺寸V而获得的长度)设定为等于正交线路10的线路宽度W(V+2X＝W)。在图4中的实施例中，沿着与正交线路10相同的方向设置下层通路缓冲垫导电层14A，因此使上层通路缓冲垫导电层14B的方向与对角线路12倾斜45°。
要注意的是，通路形状(via figure)14为用于自动布置的虚拟形状，并且在半导体集成电路器件中，通路缓冲垫导电层14A、14B形成为分别与正交线路10和对角线路12集成的实际线路。更具体地说，在自动布置期间，将用于正交线路10的数据形成在下层导电层中，并且将用于对角线路12的数据形成在上层导电层中。然后，将用于通路形状(via figure)14的数据加入到在正交线路10和对角线路12之间的相交点上。用于通路形状(via figure)14的数据由用于通路缓冲垫导电层14A、14B的数据和用于通路14C的数据构成。因此，当加入用于通路形状(via figure)14的数据时，使下层通路缓冲垫导电层14A与下层正交线路10结合(参见图4C)，并且使上层通路缓冲垫导电层14B与上层对角线路12结合(参见图4B)。
由于将通路形状(via figure)14设定为上述尺寸，所以沿着与通路缓冲垫导电层14A、14B相同的方向形成的正交线路10的形态保持最小线路宽度W。对于与通路缓冲垫导电层14A、14B倾斜45°的对角线路12的形态，在与正交线路10重叠的位置中通过通路缓冲垫导电层14B来形成具有局部扩大的线路宽度W的扩大线路宽度区域12EX。该扩大线路宽度区域12EX相对于线路宽度W具有 的扩大线路宽度。因此，即使在将对角线路12的最小线路宽度W设定为等于正交线路10的最小线路宽度W并且将通路14C设置成与正交线路10的线路宽度W一致，也可以按照确保在对角线路12和通路14C之间的适当位置对准余量X的方式设置通路缓冲垫导电层14B。换句话说，对角线路的线路宽度不必提高至如图3中所示的 因此可以使对角线路的线路间距变窄，从而导致对角线路的线路密度增加。
图5显示出在第一实施方案中的另一个通路形状。在图5A中，与图4A类似，通路形状14设置在位于下层正交线路10和上层对角线路12之间的相交位置中。图5B为其放大视图，而图5C为沿着通路形状14的水平方向的剖视图。如在该剖视图中所示，通路形状14由设置在与正交线路10相同的下层上的通路缓冲垫导电层14A、设置在与对角线路12相同的上层上的通路缓冲垫导电层14B和连接这些通路缓冲垫导电层14A、14B的通路14C构成。通路14C具有一矩形形式例如方形，其一个边缘长度为V。与之相关，通路缓冲垫导电层14A、B的一个边缘的长度设定为V+2X，它是通过将余量X加上通路14C的两个侧边而获得的。通路缓冲垫导电层14A、14B的这个长度V+2X设计成等于线路宽度W。
在图5的实施例中，通路形状14的方向与正交线路10的方向相配，因此如图5D所示，将通路缓冲垫导电层14B加在对角线路12上，从而在对角线路12上形成具有局部扩大线路宽度的扩大线路宽度区域12EX。
图6显示出在第一实施方案中的另一个通路形状。在该实施例中，通路形状14的方向与对角线路12的方向相配。因此，当加入通路缓冲垫导电层14A时，在正交线路10上形成具有局部扩大线路宽度的扩大线路宽度区域10EX。因此，即使在加入通路缓冲垫导电层14B时也不会在对角线路12上形成任何扩大线路宽度区域。其它结构与在图5中的实施例相同。
如上所述，正交线路和对角线路两者都设定为最小线路宽度W或具有与之基本上相等的宽度，将通路形状14的通路尺寸V设定为最小线路宽度或更低，并且优选比最小线路宽度W小余量X，从而将通路形状14保持在正交线路或对角线路任一个的线路宽度。但是要注意的是，已经通过形成在另一个线路上具有局部扩大线路宽度的扩大线路宽度区域来解决了通路形状的倾斜方向(对角线方向)的尺寸增加超过另一个线路的线路宽度的问题。由于局部扩大线路宽度区域只是设在形成通路的位置中从而使对角线路保持在最小线路宽度W下，所以可以使对角线路的最小间距变窄，从而使得对角线路的线路密度增加。
图7为在第一实施方案中的线路布置的流程图。将通过逻辑设计产生出的网表数据(netlist data)提供给安装有线路布置工具的计算机，因此线路布置工具的自动线路程序进行连接包括在网表(S1)中的电路元件连接线路的布置。例如在该线路布置步骤中，在与第一布线层(S10)不同的第二布线层上产生出X方向线路数据并且根据需要产生出对角线路数据。在该状态中，线路布置工具产生出相应的线路数据。然后检测出所需要的在第一和第二布线层之间的连接位置(S11)，并且将用于在图5中所述的通路形状的数据加入到这些连接位置(S12)。如上所述，通路形状由在X方向或Y方向正交线路一侧的通路缓冲垫导电层、在对角线路一侧的通路缓冲垫导电层以及连接这些通路缓冲垫导电层的通路构成。在形成在不同布线层上的对角线路相互连接的情况中加入相同的通路形状。通过加入通路形状，在一部分对角线路上产生出上述扩大线路宽度区域。
一旦在自动布置步骤S1中已经产生出用于连接电路元件的线路数据，则提取属于所产生出的线路的电阻分量R和电容分量C(S2)。电阻分量R主要取决于线路的宽度和长度，并且电容分量主要取决于在线路和上、下、左和右的周围导电层之间的寄生电容。一旦在RC提取步骤S2中已经确定了线路的电阻分量R和电容分量C，则计算出每个线路的延迟时间(S3)，并且对由线路布置操作产生的LSI进行定时检验(S4)。在该定时检验步骤中，检测在与特定门的输出端子连接的线路的延迟时间期间将该特定门的输出信号提供给下一个门的输入端子时，是否可能进行适当的操作。为了进行定时检验步骤S4，必须提前提取每个线路的延迟时间。
如果在定时检验步骤S4中不能对正常操作进行确认，则从线路布置步骤S1开始重复该过程。如果确认了LSI操作正常，则该布置过程终止。
通过采用上述通路形状，从而即使在使对角线路的最小线路宽度和正交线路的最小线路宽度相同时也可以使连接着对角线路和正交线路的通路处于适当的连接状态。另外，通过使对角线路和正交线路的最小线路宽度相等，从而可以使对角线路的线路密度等于正交线路的线路密度。换句话说，可以使对角线路的最小间距大致等于正交线路的最小间距。
图8显示出在第二实施方案中的对角线路的布置结构。图8显示出沿着水平方向(X方向)和垂直方向延伸的其上设有正交线路的标准网格20(在图面中的实线)以及其间距为标准网格20的间距P的一半P/2的1/2网格22(在图面中的虚线)。在该实施方案中，这些对角线路相对于正交线路倾斜45°或135°。另外，对角线路包括设置在标准网格20的网格点21(在图面中的黑圈)上的第一对角线路12A以及设置在标准网格20(实线网格)和1/2网格22(虚线网格)相交的1/2网格点23(在图中的白圈)上的第二对角线路12B。将对角线路12A、12B的最小间距设定为间距P的 换句话说，对角线路的间距至少为 在图8中，所有对角线路以最小间距设置，因此第一对角线路12A和第二对角线路12B交替地设置。第一对角线路12A设置在标准网格20的网格点21上，因此当第一对角线路连续地设置时，其间距变为 同样，第二对角线路12B设置在1/2网格点23上，因此当第二对角线路连续地设置时，其间距也变为 但是如果第一对角线路12A和第二对角线路12B交替地布置，则其间距变为(1.5/2)×P=1.06P,]]>这在长度上基本上等于正交线路的最小间距P。而且，正交线路和对角线路相交的位置只在网格点21或1/2网格点23上，因此与可以产生通路形状的位置相配合，从而能够简化布置算法。换句话说，没有产生出例如在图2中所示的无网格结构。
根据在图8中的对角线路布置结构，当对角线路12设置在最小线路宽度 时，形成在对角线路12和正交线路之间的通路形状具有以下关系。首先，第一对角线路12A在标准网格的网格点21处与正交线路相交，因此将通路形状设置在位于网格点上的位置中。另外，与第一对角线路相邻的第二对角线路12B在如上所述沿着X和Y方向与在第一对角线路12A和正交线路相交的网格点21偏离1.5P的位置中与相同的正交线路相交。换句话说，沿着水平方向或垂直方向与网格点21相邻的由黑圈所示的网格点21和由白圈所示的1/2网格点23具有1.5P的间距。黑圈网格点21和相邻的白圈网格点23还沿着X和Y方向设置在国际象棋的跳马路径25上的位置。换句话说，在第一对角线路12A和正交线路之间的通路和在第二对角线路12B和正交线路之间的通路沿着水平和垂直方向以1.5P的间距设置，并且在对角方向设置在跳马路径25上的位置中。跳马路径位置是通过沿着X或Y方向运动距离P然后沿着正交方向运动距离P/2来限定。
通过在图8中所示的对角线路布置结构，可以使对角线路的最小间距与正交线路的最小间距P基本上相等(1.06P)，因此可以将对角线路的线路密度提高至大约为正交线路的密度。而且，可以将通路形状的位置限制在网格线21和1/2网格点23上的位置处。
要注意的是，正交线路可以设置在1/2网格22以及标准网格20上。在该情况中，正交线路在1/2网格22的网格点处与第一正交线路12A相交，因此将通路形状设置在这些位置中。正交线路在1/2网格点23处与第二正交线路12B相交。
如果图7的线路布置工具根据在图8中所示的对角线路布置结构来设计，则在自动线路布置步骤S1中以最小的间距1.06P铺设对角线路，由此提高了对角线路的线路密度。
图9、10显示出根据在该实施方案中的对角线路布置结构的对角线路的设置。在图9中，多个正交线路10设置在标准网格20的垂直线(虚线)上，并且对角线路12A形成在上层位置中。对角线路对应于设置在标准网格20的网格点上，因此通过设置在网格点上的通路形状14与Y方向正交线路10连接。
图10显示出标准网格(点划线)20和偏移P/2即标准网格的网格间距P的一半的水平方向1/2网格(短划线)22。其它对角线12B(1)、12B(2)和12A(2)以最小的间隔设置在图9中所示的第一对角线12A(1)附近。
第一对角线12A(1)和设置在离左边最远的位置处的正交线路10通过在网格点上的通路14(1)连接。下面的第二对角线12B(1)和离左边最远的正交线路10可以通过设置在离通路14(1)距离1.5P的位置处的通路14(2)连接。换句话说，相邻第二对角线12B(1)可以设置成在离通路14(1)距离1.5P的位置处与离左边最远的正交线路10相交。
沿着垂直方向与第一对角线路12A(1)相邻的第二对角线路12B(2)设置在这样一个位置可以通过设置在从通路14(1)跳马的位置处的通路14(3)与紧挨着最左边正交线路10的右边的正交线路连接。沿着垂直方向位于第二对角线路12B(2)附近的第一对角线路12A(2)设置在这样的位置可以通过设置在从通路14(3)跳马的位置处的通路进行连接。
通过如图10所示将第一对角线路12A设置在标准网格20的网格点上并且将第二对角线路12B设置在1/2网格点上，从而可以使对角线路的最小间距大致等于正交线路的最小间距P(1.06P)，因此可以使对角线路的线路密度大致等于正交线路的线路密度。另外，虽然扩大线路宽度区域形成在产生通路形状的对角线路12上，但是相邻通路形状的位置按照如上所述的跳马路线相关，因此扩大线路宽度区域在最小线路间距上基本上没有任何负面影响。
图11显示出在该实施方案中的对角线路布置的实施例。与图10类似，在图11中的实施例显示出多个Y方向正交线路10(1)至10(5)与多个对角线路12A(1)、12A(2)、12B(1)、12B(2)的关系。在位于对角线路12A(1)和正交线路10(2)之间的通路14(1)上的中间，如由通路14(2)、14(4)所示一样，相邻对角线路12B(1)、12B(2)与正交线路10(2)的相交位置离通路14(1)的距离为1.5P。如由通路14(3)、14(5)所示一样，相邻对角线路12B(1)、12B(2)与相邻正交线路10(1)、10(3)的相交位置位于从通路14(1)跳马的位置。
图12显示出在实施方案中的对角线路设置的实施例。在该实施方案中，向右上升的对角线路12A(1)、12B(1)、12B(2)与多个Y方向正交线路10(1)至10(4)相交。同样，在本实施例中，正交线路10(2)和第一对角线路12A(1)可以通过在网格点上的通路14(1)连接。相邻第二对角线路12B(1)、12B(2)相交，并且在距离通路14(1)1.5P的位置14(2)、14(4)中与正交线路10(2)连接。另外，第二对角线路12B(1)、12B(2)相交并且可以在从通路14(1)跳马的位置14(3)与正交线路10(1)、10(3)连接。通过将相邻对角线路设置在这些相交位置中，从而可以将这些相交位置设置在网格点和1/2网格点上，因此可以使对角线路的线路间距变窄，从而提高线路密度。
图13和14显示出在该实施方案中的对角线路布置的实施例。在这些实施例中，对角线路与X方向正交线路10(1)至10(4)相交。在这两个情况中，相邻第二对角线路12B(1)、12B(2)的通路沿着左右方向与正交线路10(2)和第一对角线路12A(1)的相交位置相距1.5P，并且处在向上和向下跳马的位置上。在图11和12中显示出在这些相交位置之间的关系。
图15显示出采用根据该实施方案的对角线路的线路布置的实施例。在该实施例中，门G1至G4的输出分别与门11至G14的输入连接，并且将对角线路用作其连接线路。门G1和G11通过包括X方向正交线路10(1)、通路14(1)、第二对角线路12B(1)、通路14(11)以及正交线路10(5)的线路连接。同样，门G2和G12通过包括正交线路12(2)、通路14(2)、第一对角线路12A(1)、通路14(2)和对角线路10(6)的线路连接，门G3和G13通过包括正交线路10(3)、通路14(3)、第二对角线路12B(2)、通路14(13)和对角线路10(7)的线路连接，并且门G4和G14通过包括正交线路10(4)、通路14(4)、第一对角线路12A(2)、通路14(14)和对角线路10(8)的线路连接。
如图15所示，相邻对角线路和X方向正交线路的通路相互处于跳马位置上(在图中的14(1)至14(4)和14(11)至14(14))。
图16显示出采用了根据该实施方案的对角线的线路布置的实施例。在该实施例中，门G5的输出与门G11至G14的每个输入连接，并且对角线路用作其连接线路。更具体地说，门G5的输出通过通路14(21)、对角线路12B(1)和正交线路10(5)与来自正交线路10(5)的门G11的输入连接。门G5的输出通过类似的线路与其它门G12、G13和G14的输入连接。在该实施例中，正交线路10(5)和相邻对角线路12B(1)、12A(1)、12B(2)、12A(2)以1.5P的间距通过通路14(21)至14(24)连接。
在图15和16中的对角线路的线路间距较窄为1.06P，从而能够提高对角线路的线路密度并且可以在较小的区域上连接这些门。当如图1所示将对角线路的间距设定为 时，线路密度降低，并且从图15和16中可以看出门连接线路需要比在图15、16中更大的区域。
图17显示出采用了根据该实施方案的对角线路的线路布置的实施例。在该实施例中，Y方向正交线路10(1)至10(4)设在下层上，而对角线路12A、12B(1)至12(4)设在上层上。上层对角线路与向左上升的线路和向右上升的线路结合。另外，正交线路10(1)的线路宽度较大，并且将第一对角线路12A和第二对角线路12B(1)连接到正交线路10(1)的通路形状分别设置在标准网格20的网格点和1/2网格22的1/2网格点上。第二对角线路12B(3)和12B(2)相互间隔两倍最小间距的距离(1.06P)。在相同正交线路10(2)上的相邻正交线路的通路设置在1.5P的间距处，并且相邻通路沿着与正交线路10(2)垂直的方向相互位于跳马位置上。
图18显示出采用了根据该实施方案的对角线路的线路布置的实施例。在该实施例中，对角线路12A(1)、12A(2)和12B(1)、12B(2)设置在下层上，而沿着X方向延伸的正交线路10(1)至10(4)和沿着Y方向延伸的正交线路10(5)设在上层上。在该实施例中，在相同正交线路上的相邻对角线路的通路以1.5P的间距设置。另外，与第二对角线路12B(2)连接的正交线路10(5)设置在1/2网格22上。因此，可以将正交线路设置在1/2网格22以及标准网格20上。
图19显示出根据第二实施方案的对角线路布置结构的改进实施例。在图8中的实施例中，对角线路12A、12B以 的间距设置，但是在图19中，以 的间距设置的对角线路组与如图1所示的以 的间距设置的对角线路组混合在一起。换句话说，在第二实施方案中，在标准网格的网格点上的对角线路可以与设置在1/2网格的网格点上的对角线路结合，而不排除设置在如图1中所示的标准网格的网格点21上的对角线路。此外，以 的间距设置的对角线路可以与以 的间距设置的对角线路结合。
根据如上所述的本发明，通过加入具有足够的通路缓冲垫导电层的通路形状，可以确保适当的连接余量，因此可以使对角线路的线路宽度变窄。另外，可以使对角线路的最小间距基本上等于正交线路的最小间距，同时将通路的位置限制于网格点和1/2网格点。
权利要求
1.一种具有多个电路元件和多个连接这些电路元件的线路的半导体集成电路器件，它包括具有第一最小线路宽度的正交线路，它形成在第一布线层中并且水平或垂直延伸；具有基本上等于第一最小线路宽度的第二最小线路宽度的对角线路，它形成在与第一布线层不同的第二布线层中并且相对于正交线路沿着对角方向延伸；以及一通路，其尺寸不大于第一或第二线路宽度，它形成在正交线路和对角线路重叠的位置处以便连接正交线路和对角线路，其中对角线路和正交线路中的一个在形成通路的位置包括扩大的线路宽度区域，并且该扩大线路宽度区域的线路宽度被扩大超过第一或第二最小线路宽度。
2.如权利要求1所述的半导体集成电路，其中所述通路为矩形形状，其中一个边缘的长度短于所述第一或第二最小线路宽度，所述矩形沿着与所述对角线路和所述正交线路中的一个相同的方向设置，并且所述对角线路和所述正交线路中的另一个包括所述扩大线路宽度区域。
3.一种用于具有多个电路元件和多个连接这些电路元件的线路的半导体集成电路器件的线路布置方法，它包括产生用于具有第一最小线路宽度的正交线路的数据，正交线路形成在第一布线层中并且水平或垂直延伸；产生用于具有基本上等于所述第一最小线路宽度的第二最小线路宽度的对角线路，对角线路形成在与所述第一布线层不同的第二布线层中并且相对于所述正交线路沿着对角方向延伸；并且产生用于位于所述正交线路和所述对角线路重叠位置处的通路形状的数据，所述通路形状由其尺寸不大于所述第一或第二最小线路宽度的通路、其尺寸大于所述通路并形成在所述第一布线层中的第一通路缓冲垫导电层和其尺寸大于所述通路并且形成在所述第二布线层中的第二通路缓冲垫导电层构成，其中所述第一或第二通路缓冲垫导电层大于所述正交线路或所述对角线路的最小线路宽度。
4.如权利要求3所述的用于半导体器件的布置方法，其中所述通路具有其中一个边缘的长度短于所述第一最小线路宽度的第一矩形形状，并且所述第一和第二通路缓冲垫导电层具有大于所述第一矩形形状的第二矩形形状，所述第二矩形形状沿着与所述正交线路和所述对角线路中的一个相同的方向设置，并且所述对角线路和所述正交线路中的另一个包括具有通过所述第一和第二通路缓冲垫导电层扩大而超过所述第一或第二最小线路宽度的线路宽度的扩大线路宽度区域。
5.如权利要求3所述的用于半导体器件的布置方法，其中所述通路具有其中一个边缘的长度短于所述第一最小线路宽度的第一矩形形状，并且所述第一和第二通路缓冲垫导电层具有大于所述第一矩形形状的第二矩形形状，所述第二矩形形状沿着与所述正交线路相同的方向设置，并且所述对角线路包括具有通过所述通路缓冲垫导电层扩大而超过所述第二最小线路宽度的线路宽度的扩大线路宽度区域。
6.一种具有多个电路元件和多个连接这些电路元件的线路的半导体集成电路器件，它包括正交线路，形成在具有间距P并且沿着水平或垂直方向延伸的标准网格上并且以至少所述间距P的间隔设置；以及对角线路，它们相对于正交线路倾斜45°或135°，其中所述对角线路包括形成在所述标准网格的网格点上的第一对角线路和形成在所述标准网格与偏离标准网格P/2的1/2网格相交的1/2网格点上的第二对角线路，并且所述第一和第二对角线路相对于间距P以至少为 的间隔设置。
7.如权利要求6所述的半导体集成电路器件，其中所述正交线路除了形成在所述标准网格上之外还形成在所述1/2网格上。
8.如权利要求6所述的半导体集成电路器件，其中所述对角线路的最小线路宽度与所述正交线路的最小线路宽度基本上相同。
9.如权利要求6所述的半导体集成电路器件，其中在所述正交线路上的该正交线路与所述第一和第二对角线路相交的位置的最小间距为1.5P。
10.如权利要求6所述的半导体集成电路器件，其中与预定正交线路相邻的正交线路与与预定对角线路相邻的对角线路相交于从所述预定正交线路和所述预定对角线路的相交位置跳马的位置处。
11.一种用于具有多个电路元件和多个连接这些电路元件的线路的半导体集成电路的线路布置方法，它包括在第一布线层中产生用于设置在标准网格上的正交线路的数据，该网格具有间距P并且以至少为所述间距P的间隔沿着水平方向或垂直方向延伸；并且在与所述第一布线层不同的第二布线层上产生用于相对于所述正交线路倾斜45°或135°的对角线路的数据，用于对角线路的所述数据包括用于形成在所述标准网格的网格点上的第一对角线路的数据以及用于形成在所述标准网格与偏离所述标准网格P/2的1/2网格相交的1/2网格点上的第二对角线路的数据，其中所述第一和第二对角线路相对于所述间距P至少以 的间隔设置。
12.如权利要求11所述的用于半导体集成电路的线路布置方法，其中在产生用于正交线路的数据的所述步骤中产生用于除了形成在所述标准网格上还形成在所述1/2网格上的正交线路的数据。
13.如权利要求11所述的用于半导体集成电路的线路布置方法，其中用于所述正交线路的所述数据具有第一最小线路宽度，并且用于对角线路的所述数据具有基本上等于所述第一最小线路宽度的第二最小线路宽度。
14.如权利要求13所述的用于半导体器件的线路布置方法，还包括产生用于位于所述正交线路和所述对角线路重叠的位置处的通路形状的数据，所述通路形状由其尺寸不大于所述第一或第二线路宽度的通路、大于所述通路并且形成在所述第一布线层中的第一通路缓冲垫导电层和大于所述通路并且形成在所述第二布线层中的第二通路缓冲垫导电层构成，其中所述第一或第二通路缓冲垫导电层大于所述正交线路或所述对角线路的最小线路宽度。
15.一种半导体器件线路布置程序，用于使计算机对具有多个电路元件和多个连接这些电路元件的线路的半导体集成电路进行线路布置过程，所述线路布置过程包括产生用于具有第一最小线路宽度的正交线路的数据，所述正交线路形成在第一布线层中并且水平或垂直延伸；产生用于具有基本上等于所述第一最小线路宽度的第二最小线路宽度的对角线路，所述对角线路形成在与所述第一布线层不同的第二布线层中并且相对于所述正交线路沿着对角方向延伸；并且产生用于位于所述正交线路和所述对角线路重叠位置处的通路形状的数据，所述通路形状由其尺寸不大于所述第一或第二最小线路宽度的通路、其尺寸大于所述通路并形成在所述第一布线层中的第一通路缓冲垫导电层和其尺寸大于所述通路并且形成在所述第二布线层中的第二通路缓冲垫导电层构成，其中所述第一或第二通路缓冲垫导电层大于所述正交线路或所述对角线路的最小线路宽度。
16.一种半导体集成电路线路布置程序，用于使计算机对具有多个电路元件和多个连接这些电路元件的线路的半导体集成电路进行线路布置过程，所述线路布置过程包括在第一布线层中产生用于设置在标准网格上的正交线路的数据，该网格具有间距P并且以至少所述间距P的间隔沿着水平方向或垂直方向延伸；并且在与所述第一布线层不同的第二布线层中产生用于相对于所述正交线路倾斜45°或135°的对角线路的数据，用于对角线路的所述数据包括用于形成在所述标准网格的网格点上的第一对角线路的数据以及用于形成在所述标准网格与偏离所述标准网格P/2的1/2网格相交的1/2网格点上的第二对角线路的数据，其中所述第一和第二对角线路相对于所述间距P至少以 的间隔设置。
全文摘要
本申请公开了具有对角方向线路的半导体集成电路器件及其布置方法。具有多个电路元件和多个连接这些电路元件的线路的半导体集成电路器件包括具有第一最小线路宽度的正交线路，它形成在第一布线层中并且水平或垂直延伸；具有第二最小线路宽度的对角线路，它基本上等于第一最小线路宽度，形成在与第一布线层不同的第二布线层中并且相对于正交线路沿着对角方向延伸；以及一通路，其尺寸不大于第一或第二线路宽度，它形成在正交线路和对角线路重叠的位置处以便连接正交线路和对角线路，其中对角线路和正交线路中的一个在形成通路的位置包括扩大的线路宽度区域，并且该扩大线路宽度区域的线路宽度被扩大为超过第一或第二最小线路宽度。
文档编号H01L23/522GK1577834SQ20041003488
公开日2005年2月9日 申请日期2004年4月15日 优先权日2003年6月25日
发明者须贺真人 申请人:富士通株式会社