专利名称：用于具有最小图案密度要求的半导体技术的电感和电容元件的制作方法
技术领域：
本发明涉及在具有最小图案密度要求的先进半导体技术中的电感和电容元件的加工以及包含这些元件的半导体器件。
常规的半导体器件典型地包括通常为掺杂的单晶硅的半导体衬底和多个依次形成的电介质层以及导电图案。集成电路形成为包含多个导电图案，该导电图案包含由布线间间隔(inter-wiring spacing)隔开的导线。典型地，不同层上的导电图案通过填充贯穿绝缘层的过孔的导电插塞(plug)而电连接。随着器件尺寸缩小到亚微米级，包含五级或者更多级金属化(moralization)的半导体芯片变得更加盛行。
由于在过去的几年中电子装置的小型化，因而可以在更小的体积中集成更多的功能。通过IC技术领域中的上述改进，使得这种集成成为可能。IC技术领域中的改进和市场上对通信领域例如移动电话领域中的电子产品的需求相结合，带来了例如其中使用象线圈和变压器的平面电感元件的集成射频(RF)电路。这种电路的应用将出现在例如无线通信装置例如蜂窝电话和无线LAN站中。
使用伪(dummy)结构或者瓦面(tilling)结构，其也称为stud，来分别提高或者减小各自空的或者大的金属区域中的图案密度。瓦面结构在以下几点上改善了可制造性1)改善的平坦性扩大了在随后层的处理中光刻的工艺窗口。
2)提高了化学机械抛光(CMP)去除速率的均匀性，而且变得与使用的图案(掩模组)无关。
3)通过避免大面积的这种(经常易碎的)材料提高了低k电介质的整体性。
众所周知，如Conference Esscirc 2001年报第496-499页WouterDe Cock和Michiel Steyaert的“A CMOS 10 GHz Voltage Controlled LC-Oscillator with integrated high-Q inductor”中所述，为了插入伪结构从而使不同的层尽可能地平坦，并且减小进一步的处理过程中低k材料的退化。插入伪结构，尤其是对于RF电路来说，在线圈内部和周围引入了小结构。这些结构的缺点是由电感器磁场在伪结构中引起的涡流会增加电感器的电阻损耗，并且由此使线圈的品质因数Q退化。这就是为什么通常避免在电感器附近形成伪结构的原因。因为电感器可以相当大，所以保持没有伪结构的区域也相对大。这对CMP工艺窗口有严重的后果。
本发明的目的是提供一种半导体器件例如集成电路中的高品质电感元件及其制造方法，该元件以最小的图案密度要求进行处理。高品质电感器优选具有大的品质因数(Q)、足够大的电感、相对低的电阻并且与其上形成电感器的衬底的低电容性耦合。
通过根据本发明的方法和器件实现了上述目的。
本发明的优点是该高品质电感元件可以和高品质电容元件相结合。
在一个方面，本发明提供包括多个层的半导体器件，该半导体器件包括具有第一主表面的衬底，在该衬底的第一主表面上制造的电感元件，该电感元件包括至少一根导线，以及在至少一层中的多个瓦面结构，其中该多个瓦面结构电连接在一起，并且布置成几何图案，以便基本上抑制在瓦面结构中由电感元件中的电流引起像电流。
通过使用这种瓦面结构，上述半导体器件的优点是获得具有更高品质因数的电感元件。对于以最小图案密度要求处理的电感元件，多个瓦面结构优选布置成图案以获得好的品质因数，优选获得可以实现的最佳品质因数。
该瓦面结构由瓦面结构材料制成，例如金属。多个瓦面结构可以布置成图案，从而在更靠近电感元件、磁场更高的区域内瓦面结构材料的量小于远离电感元件的区域内瓦面结构材料的量。这样，在线圈中心获得高密度图案，而在靠近电感器路径之处获得低密度图案，该图案将较小地影响电感元件的品质因数。
瓦面结构可以位于不同层，每层的瓦面结构布置成几何图案，以便基本上抑制在瓦面结构中由电感元件中的电流引起像电流。在两个不同层中的瓦面结构的几何图案可以形状和/或取向不同，也可以相同。不同层的瓦面结构可以彼此电连接。
瓦面结构可以连接到DC电压。该DC电压可以是地电压。
瓦面结构可以是多个细长的元件，例如具有指状。或者，瓦面结构可以是多个基本上是三角形的元件。瓦面结构的元件可以局部取向为垂直于电感元件的至少一根导线。
在至少一层中的几何图案可以是放射状图案。
根据本发明的半导体器件可以还包括接地屏蔽，用于将电感元件与其它层屏蔽开。该其它层可以是衬底。
半导体器件可以还包括连接装置，将多个瓦面结构与接地屏蔽电连接而不产生导电回路。
电感元件的导线可以布置成螺旋线。电感元件的导线布置成单匝电感器。
瓦面结构可以形成在直接在电感元件下面的区域之外的区域中。
根据本发明的半导体器件可以还带有另外的无源元件，例如电容元件。电容元件可以包括两个电容器电极，电容器电极中的至少一个由多个瓦面结构形成。由多个瓦面结构形成的电容器电极可以导致电感器附近的导电材料例如金属或多晶硅(可能是硅化的多晶硅)或者有源区域的密度遵守先进IC技术的设计规则。
电容元件的一个电容器电极可以由接地屏蔽来形成。
可以优化电容元件与电感元件的集成以遵守先进硅技术中的金属图案密度。
电容元件和电感元件之间的距离可以足够大以避免它们之间显著的边缘耦合(fringe coupling)。在基本上平行于衬底第一主表面的方向上电容元件和电感元件之间的距离与在基本上垂直于衬底第一主表面的方向上电容器板之间的距离相比较大，例如是该距离的两倍或者更多。或者，在基本上平行于衬底第一主表面的方向上电容元件和电感元件之间的距离与在基本上垂直于衬底第一主表面的方向上电感元件和接地屏蔽之间的距离相比可以较大，例如是该距离的两倍或者更多。
电容元件和电感元件之间的距离与电容器板之间的距离相比较大，至少是10倍或者更大，并且与电感器和它的接地屏蔽之间的距离相比较大，至少是2倍或者更大。
在第二方面，本发明提供一种方法，用于在包括多个层的半导体器件中提供电感元件，该方法包括提供具有第一主表面的衬底，
在衬底的第一主表面上形成电感元件，该电感元件包括至少一根导线，在至少一层提供多个瓦面结构，其中该多个瓦面结构电连接在一起，并且布置成几何图案，以便基本上抑制在瓦面结构中由电感元件中的电流引起像电流。
结合通过例子的方式图示本发明原理的附图，从下面的详细说明中，本发明的这些和其它特性、特征和优点将变得显而易见。这些说明只是为了举例，而不是限定本发明的范围。以下引述的参考图称为附图。
图1是根据本发明实施例的半导体器件的示意性局部透明的顶视图，该半导体器件包括单匝电感元件和多个指状瓦面结构图案层，只能看见一个指状瓦面结构图案层；图2是图1的半导体器件的垂直截面；图3是根据本发明第二实施例包括单匝电感元件和放射状瓦面结构图案的半导体器件的示意性顶视图；图4是根据本发明第三实施例包括双匝电感元件和瓦面结构图案的半导体器件的示意性顶视图；图5是根据本发明第四实施例包括单匝电感元件和瓦面结构图案的半导体器件的示意性顶视图；图6是根据本发明另外的实施例包括弯曲的电感器的电感元件的示意性顶视图；图7和图8示出用于根据本发明使用的瓦面结构图案的其它实施例；
图9示出根据本发明实施例具有单匝电感元件的瓦面结构图案的另一个实施例；图10是根据本发明另外的实施例构图在电感器区域中的电容器的顶视图；图11是图10的器件的垂直截面；图12和图13示出根据本发明另外的实施例构图在电感器区域中的电容器的另外的实施例；图14示出根据本发明另外的实施例可以用于电感器区域中的边缘(fringe)电容器。
在不同的附图中，相同的附图标记代表相同或者类似的元件。
将参考特定的实施例并参考特定的附图描述本发明，但是本发明不局限于该实施例和附图，而是仅由权利要求书来限定。所述的附图是示意性的，而不是限制性的。在附图中，为了说明，一些元件的尺寸可以被夸大并且没有按比例绘制。在本说明书和权利要求书中使用的术语“包括”不排除其它的元件或者步骤。当指单数名词而使用非限定性或者限定性冠词例如“a”或“an”、“the”时，除非特别指出，否则就包括多个该名词。
此外，在说明书和权利要求书中使用术语第一、第二、第三等等来分辨类似的元件，而不是必然地说明顺次或者按时间顺序。应当理解，这样使用的术语在适当条件下可以互相变化，而且这里描述的本发明的实施例可以按照这里描述或者示出的顺序以外的顺序来操作。
而且，在说明书和权利要求书中使用术语顶部、底部、上面、下面等等用于解释，而不是必然地说明相对位置。应当理解，这样使用的术语在适当条件下可以互相变化，而且这里描述的本发明的实施例可以按照这里描述或者示出的方向以外的其他方向来操作。
根据本发明第一实施例，在衬底上提供包括电感元件的半导体器件，该半导体器件包括多个层。在本发明的实施例中，术语“衬底”可以包括任何底层材料或者可以使用或可在其上形成器件、电路或外延层的材料。在其他可选择的实施例中，该“衬底”可以包括例如象掺杂的硅、砷化镓(GaAs)、磷化砷镓(GaAsP)、磷化铟(InP)、锗(Ge)或锗硅(SiGe)衬底的半导体衬底。“衬底”除了半导体衬底部分之外，还可以包括例如绝缘层象SiO2或Si3N4层。因此，术语衬底还包括玻璃上的硅、蓝宝石上的硅衬底。由此，术语“衬底”通常用于定义位于感兴趣的层或者部分之下的层的元件。而且，“衬底”可以是其上形成层的任何其它基底，例如玻璃或金属层。在下文中，将主要参照硅加工工艺进行说明，但是技术人员可以理解，可以基于其它的半导体材料体系来实施本发明，而且技术人员可以选择适当的材料作为以下所述电介质和导电材料的等价物。
在一方面，电感元件可以是平坦或非平坦的单匝电感器，或者包含多匝的平坦或非平坦的螺旋电感器。电感元件的形状可以是圆形、方形、六边形、八边形、弯曲形，或者电感元件可以具有任何适当的其它形状。电感器的布线可以在两层或者更多金属层通常是顶部金属层上延伸，这些顶部金属层是最远离衬底的金属层。螺旋电感器的尺寸可以是几百平方微米或者更小。对于本技术，典型地在40μm2和500μm2之间。电感元件可以包括单根导线或者多根导线段。
在衬底和电感元件之间，可以提供多个导电和绝缘层。而且，如果电感元件在两层或者更多金属层上延伸，那么在电感元件的两层之间，提供至少一层绝缘层。
在半导体器件的至少一层中，提供伪元件或者瓦面结构。这些瓦面结构可以用于防止在执行抛光工艺例如CMP时的凹陷和/或分层。和现有技术中已知的小柱子(pillar)彼此隔开的伪结构相反，根据本发明的瓦面结构的所有或者主要部分彼此电连接，并且布置成几何图案，以便形成瓦面结构图案。而且，瓦面结构图案具有这种形状，从而基本上抑制在瓦面结构图案中由于流过电感元件的导体的电流而引起像电流。瓦面结构图案可以是例如格栅，该格栅由被狭缝局部分隔的局部分开的导线的集合组成。瓦面结构图案的所有导线彼此电连接并连接到DC电压，例如连接到地电压(0伏)。瓦面结构图案的导线优选不跨过电感器路径。
图1示出根据本发明的半导体器件10的局部透明的顶视图。半导体器件10由多层构成，并且包括电感元件11。图1的半导体器件10的电感元件11由单圈导电元件构成。但是，本发明不局限于此。在电感元件11的内部区域，提供多个瓦面结构。在所示的实施例中，瓦面结构由细长的金属条12构成，该金属条12通过互连条13而彼此连接，由此形成指状或者梳状瓦面结构图案14。
图2示出图1的半导体器件10在图1中用II-II′表示的位置的垂直截面。在衬底20上提供多个层。那些层包括导电和绝缘层。
在所示的实施例中，瓦面结构图案14形成在多个连续的金属层M1、M2、M3、M4中。事实上，在需要时，瓦面结构图案14可以形成在每一层中。下面的表1示出根据本发明的5层金属层工艺的例子。
表1也就是说，对于所述的5层金属层工艺，电感元件11由最顶部的金属层、金属5形成。在最顶部的金属层M5和衬底20之间，提供多个瓦面结构图案层，包括金属1、金属2、金属3和金属4。在所示的实施例中，在不同层的每个瓦面结构图案具有相同的形状和相同的取向。但是，本发明不局限于此在不同层的瓦面结构可以具有相同的形状，但是具有不同的取向，或者它们甚至可以具有不同的形状，只要瓦面结构图案的形状基本上抑制在瓦面结构中由电感元件11中的电流引起像电流。正如从图1可以看出，在一个金属层上瓦面结构图案14的所有细长的金属条12通过互连条13彼此电连接。基本上在瓦面结构图案14的中心而不是其末端设置互连条13是有益的，因为如果在末端设置，则形成其中会产生像电流的导电路径的可能性增加。而且，不同金属层的所有瓦面结构图案14通过过孔21而彼此电连接。在每两层金属层之间，设置绝缘层。
从图2可以看出，瓦面结果图案14不横跨设置电感元件11的衬底20上面的位置。
根据本发明的实施例，接地屏蔽22，优选为构图的接地屏蔽可以利用绝缘层例如氧化硅层制造在衬底20的界面上面或附近，该衬底是例如象硅衬底层的半导体层。构图的接地屏蔽22可以是局部隔离的导线的集合构成的格栅，该局部隔离的导线由狭缝局部隔开并且共同接地。优选地，接地屏蔽格栅中的每根导线定位成与其上的电感元件11中的导线段成直角。在这种情况下，构图的接地屏蔽不允许流过电感元件11的电流产生的磁通变化引起的反向电流或涡流的流动。尽管通常优选构图接地屏蔽22使得接地屏蔽22的所有导线取向为与电感元件11的导线垂直，但是利用其它图案也可以获得接地屏蔽像(image)的显著缩小。
接地屏蔽22加工在下层中，典型地在硅化的多晶硅或金属1中；在上面的表1给出的例子中，它加工在硅化的多晶硅中。屏蔽线布在电感器路径下面，而且造成接地屏蔽22和电感元件11之间的寄生电容器，并因而导致谐振频率减小。因此，接地屏蔽层优选被布置得尽可能远离电感器层，以减小寄生电容。
隔开接地屏蔽的相邻导线的狭缝优选与导线的宽度相比非常窄。结果，构图的接地屏蔽仍然阻止电感元件的电场线穿透到衬底。因此，电感元件的性能不因为电场穿透到衬底中引起的损失而降低，而且减小了在电感器和其它附近的电路元件之间通过衬底的耦合。优选地，接地屏蔽的厚度远小于感兴趣的频率时的透入深度(skindepth)，以避免磁场的衰减和电感元件的有效电感的减小。
在所述的实施例中，瓦面结构图案14位于接地屏蔽22和电感元件11之间。在其它实施例中，尽管没有描绘出，但是所有或者部分瓦面结构图案14可以位于电感元件11上面，从而电感元件11位于接地屏蔽22和至少一个瓦面结构图案14之间。所有瓦面结构图案14都连接到相同的DC电位。因此，避免了不同瓦面结构图案层之间的电容性效应。优选地，瓦面结构图案14连接到设置在电感元件11下面的接地屏蔽。电感器寄生电容由电感元件11和接地屏蔽22之间的电容控制。瓦面结构图案14使得可以连接接地屏蔽22附近的电感器内部的所有金属，而不产生导电回路。因此，瓦面结构图案避免寄生电容效应。
当使用瓦面结构图案时，例如上面提出的金属图案，电感器寄生电容还受瓦面结构图案14的金属图案和电感元件11之间的边缘电容的影响。图1示出根据本发明的单匝电感元件11和瓦面结构图案14的顶视图。如前所述，电感元件11和接地屏蔽22(图1中没有示出，但是在图2中表示了)之间的距离D1应该被优化，即应该尽量大，以避免电感元件11和接地屏蔽22之间的寄生电容。而且，当尽可能考虑技术要求所允许的最小图案密度时，电感元件11和瓦面结构图案14之间的距离D2也应该被优化。这意味着瓦面结构图案14被设置成尽可能靠近电感元件11的中心，并由此如设计规则(金属到金属之间最大距离的要求)允许的那样地尽可能远离电感元件11的导线。
在图1中，瓦面结构图案14的形状是指状或梳状的，即该图案包括多条基本上平行的线12，所述基本上平行的线12通过基本上垂直于所述多条平行线12并且位于相同的平面中的另外的线13而使它们所有都彼此连接。
根据本发明，同样防止大感应电流流动的任何其它形状的瓦面结构图案14也是有效的。图3中示出另一个实施例，图3示出用于瓦面结构图案的放射状图案30。由于放射状图案，形成瓦面结构图案30的所有导线31基本上在图案的中心点电连接。在图3所示的实施例中，电感元件11由多根导线段构成。放射状图案30和图3所示的八边形电感元件11相结合的优点是，放射状图案30的每个细长条31设置成局部地垂直于电感元件11最近的导电段。因为瓦面结构的导线局部地垂直于电感元件11的线段，所以瓦面结构30不允许通过电感器的磁通变化感应的反向电流的流动。因此，电感元件的性能不被这种感应的反向电流降低，如同具有常规的伪结构的情况。不旨在将涉及放射状图案30的本发明实施例限制为放射状图案30与八边形电感元件11的组合放射状图案30可以和任何适当形状的电感元件11一起使用，例如基本上是圆形或者螺旋形电感元件。
图4示出双匝矩形电感元件11，以及在该电感元件11的中心区域的相应构图的瓦面结构。瓦面结构图案40的导线12取向为基本上垂直于电感元件11的导线。而且，瓦面结构图案40的所有导线12都彼此电连接。
尽管通常优选在构图的瓦面结构中布置导线，从而它们取向为垂直于电感元件中的导线，但是用其它的图案同样可以获得好的结果。例如图1的实施例或者图5的实施例都示出包括平行导线的瓦面结构图案的例子。这种类型的图案对于螺旋电感器来说不是最佳的，因为它们包含取向为平行于或者基本上平行于电感元件的导线的导线。然而，因为这些图案仍然抑制像电流的流动，因此它们远远优于现有技术中分离的伪元件。要注意到，这些图案在与图6所示的弯曲电感器结合时可以非常有效。
到目前为止，仅仅给出了具有瓦面结构图案的条形导电部分的实施例。但是，其它的形状也是可以的。例如，在图7所示的实施例中，瓦面结构70由三角形金属片71组成。所有那些三角形金属片71通过互连条72电连接在一起。使用这种三角形金属片的优点在于三角形尖端和电感元件之间的电容较小，并且在磁场更高(更靠近电感元件)的电感元件附近的金属量较小。
由于真正的三角形金属片71难于实现，所以这种三角形可以近似为图8所示台阶式(stepwise)的三角形。瓦面结构图案的三角形部分还可以用于图9所示的放射状图案。这种三角形或者近似三角形的瓦面结构图案的优点在于三角形71或者近似三角形81的尖端与电感元件11之间的电容减小。而且，电感元件磁场更高的附近的金属量减少。
与现有技术中分离的伪元件不同，由于具有线状或三角形或者任何其它适当形状的不同瓦面结构彼此连接，所以该电感元件的Q因数提高。
通常，电容器和电感器一起在硅中加工以形成LC槽的变压器。根据本发明，可以在电感元件附近加工电容器，而与电感器无关或者有关。由于电感元件附近主要是指电感器线圈包围的区域以及环绕线圈的区域，其中如果有接地屏蔽，则该线圈内部和外部的两个区域就通过接地屏蔽连接在一起。
根据本发明，用于瓦面结构图案层的形状可以用于在电感元件附近建立电容元件。瓦面结构图案层的形状如上所述，它可以包括基本上抑制由于电流流过电感元件的导体而在瓦面结构图案中引起像电流的任何图案。
图10、图11、图12、图13和图14示出根据本发明在电感器附近加工的电容元件看上去相似的实施例。
图10示出构图在电感元件11中的电容元件100的顶视图。电容元件100包括两个电容器端子或者电容器板101、102。一个电容器端子或者电容器板101可以由上述瓦面结构图案层形成，例如指状或梳状结构。另一个电容器端子或者电容器板102可以由如上所述的另外的瓦面结构图案层来形成，或者由接地屏蔽来形成。在呈现的实施例中，第二电容器端子或者电容器板102具有与第一电容器端子或者电容器板101相同的指状或者梳状结构，而且形成在(优选构图的)接地屏蔽111上。在图11中呈现图10的实施例的垂直截面。在这个实施例中，第一电容器端子或电容器板101具有与第二电容器端子或电容器板102相同的形状，而且两个电容器端子或电容器板101、102都位于彼此的正上方。这称为交叠指状电容器(overlap fingeredcapacitor)。每个瓦面结构图案层的电容器指部不横跨电感器路径。
图12和13以顶视图和垂直截面分别示出根据本发明的电容元件的第二实施例。它示出其中两个电容器端子或电容器板121、122具有基本上相同的形状、但是取向不同的实施例。在这个实施例中不存在接地屏蔽。
图14示出根据本发明的电容元件的第三实施例的截面。电容器端子不形成两个分离的电容器板。相反，呈现的电容元件具有两个电容器端子，每个电容器端子都由瓦面结构图案不同层的多个指部形成。在图14的垂直截面中表示为白色正方形的所有指部形成第一电容器端子，而在图14中表示为画阴影的正方形的所有指部形成第二电容器端子。
由于根据本发明实施例的电容元件的形状，在电容元件中由电感元件的磁场感应的、并且抵消该磁场的电流的量被最小化。
因此，根据本发明的瓦面结构金属图案可以用于形成电容元件的至少一个板或者端子，而且现有技术已知的柱状瓦面结构不用在电感元件的附近。
构图的电容元件与电感元件之间的距离必须足够大以避免它们之间显著的边缘(fringe)耦合，例如它们之间的距离至少比最小金属宽度大50倍。构图的电容元件与电感元件之间的距离必须比电感元件与其接地平面或者如果存在接地屏蔽就与其接地屏蔽之间的距离(在本技术中大约是5μm)更大，例如电容元件与电感元件之间的距离可以是电感元件与其接地屏蔽之间的距离的两倍或者更多，即，对于本技术来说大约是10μm或更多。
本发明尤其关注具有大半径的电感元件，即半径足够大，因而可以在电感元件的中心区域放置东西的电感元件。这种大电感器是图案密度要求所关注的电感器，因为当电感器大时，节省半导体面积例如硅面积是更大的问题。而且，对于大电感器，可以在不改变电感器的寄生电容的情况下，更容易地在电感器附近区域内设计电容器。
如果加工成有源器件例如在有源区域上的多晶硅或者加工成电感器区域内的二极管时，电容器可以是可变的。
下面的表2和表3给出在标准CMOS工艺中分配给这里所述的电感元件、电容元件和屏蔽的不同电极的层的例子。
表2
表3本领域技术人员可以理解本发明的原理不局限于直线螺旋电感器，而可以一般性地应用于任何几何布置的螺旋电感器，例如六边形、五边形、八边形和弯曲的螺旋电感器。它既可以应用于单匝电感器也可以应用于多匝电感器。
上述用于形成瓦面结构图案层和用于构图的电容器层的加工步骤在本领域中是众所周知的，因此这里不再进一步地强调。可以使用任何适当的导电材料，例如多晶硅，或者金属例如铜、铜合金或者铝。用于金属层之间的绝缘层的材料最优选氧化硅或者低k电介质材料，例如在互连技术中采用的大量不同的适当低k电介质材料中的任何一种，例如有机低k材料象苯并环丁烯(BCB)、SILK、FLARE，或者无机电介质低k材料象甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、SiOF。对于使用的本技术，该层的优选厚度大约是500nm。
应该理解，尽管在这里对于根据本发明的器件讨论了优选实施例、特定结构和配置以及材料，但是可以在不脱离本发明范围和精神的情况下进行形式和细节上的各种变化和修改。例如，尽管在所述实施例中的电感器使用了在单层上延伸的布线，但是也可以使用在两层或者更多层上延伸的多层的实现。
权利要求
1.包括多个层的半导体器件(10)，该半导体器件(10)包括具有第一主表面的衬底(20)，在该衬底(20)的所述第一主表面上制造的电感元件(11)，该电感元件(11)包括至少一根导线，在至少一层中的多个瓦面结构，其中该多个瓦面结构电连接在一起，并且布置成几何图案(14)，以便基本上抑制在所述瓦面结构中由所述电感元件(11)中的电流引起像电流。
2.根据权利要求1所述的半导体器件(10)，该瓦面结构由瓦面结构材料制成，其中该多个瓦面结构布置成图案，从而在更靠近所述电感元件(11)的区域中的瓦面结构材料的量小于远离所述电感元件(11)的区域中的瓦面结构材料的量。
3.根据权利要求1所述的半导体器件(10)，其中该瓦面结构位于不同的层，每层的瓦面结构布置成几何图案(14)，以便基本上抑制在所述瓦面结构中由所述电感元件(11)中的电流引起像电流。
4.根据权利要求3所述的半导体器件(10)，其中在两个不同层中的瓦面结构的几何图案(14)的形状和/或取向不同。
5.根据权利要求3所述的半导体器件(10)，其中在不同层的所述瓦面结构彼此电连接(13)。
6.根据权利要求1所述的半导体器件(10)，其中该瓦面结构连接到DC电压。
7.根据权利要求1所述的半导体器件(10)，其中该瓦面结构是多个细长的元件(12)。
8.根据权利要求1所述的半导体器件(10)，其中该瓦面结构是多个基本上三角形的元件(71)。
9.根据权利要求7所述的半导体器件(10)，其中该瓦面结构的元件(31)局部取向为垂直于所述电感元件(11)的所述至少一根导线。
10.根据权利要求8所述的半导体器件(10)，其中该瓦面结构的元件(31)局部取向为垂直于所述电感元件(11)的所述至少一根导线。
11.根据权利要求1所述的半导体器件(10)，还包括用于将所述电感元件(11)与其它层屏蔽开的接地屏蔽(22)。
12.根据权利要求11所述的半导体器件(10)，其中该其它层是衬底。
13.根据权利要求10所述的半导体器件(10)，还包括连接装置(21)，将该多个瓦面结构与所述接地屏蔽(22)电连接而不产生导电回路。
14.根据权利要求1所述的半导体器件(10)，其中该瓦面结构形成在直接在所述电感元件(11)下面的区域之外的区域内。
15.根据权利要求1所述的半导体器件(10)，还设置有另外的无源元件。
16.根据权利要求15所述的半导体器件(10)，其中该另外的无源元件是电容元件(100)。
17.根据权利要求16所述的半导体器件(10)，其中该电容元件(100)包括两个电容器电极(101、102)，所述电容器电极中的至少一个由多个瓦面结构形成。
18.根据权利要求17所述的半导体器件(10)，其中由多个瓦面结构形成的电容器电极导致所述电感器附近的金属或多晶硅或者有源区域密度遵守先进IC技术的设计规则。
19.根据权利要求17所述的半导体器件(10)，其中所述电容元件(100)的一个电容器电极由所述接地屏蔽(111)形成。
20.根据权利要求15所述的半导体器件(10)，其中最优化所述电容元件(100)与所述电感元件(11)的集成，以遵守先进硅技术中的金属图案密度。
21.根据权利要求15所述的半导体器件(10)，其中所述电容元件(100)和所述电感元件(11)之间的距离足够大以避免它们之间显著的边缘耦合。
22.一种用于在包括多个层的半导体器件中提供电感元件的方法，该方法包括提供具有第一主表面的衬底，在该衬底的该第一主表面上形成电感元件，该电感元件包括至少一根导线，在至少一层中提供多个瓦面结构，其中该多个瓦面结构电连接在一起，并且布置成几何图案，以便基本上抑制在所述瓦面结构中由所述电感元件中的电流引起像电流。
全文摘要
本发明提供一种包括多个层的半导体器件，该半导体器件包括具有第一主表面的衬底，在该衬底的第一主表面上制造的电感元件，该电感元件包括至少一根导线，以及在至少一层中的多个瓦面结构，其中该多个瓦面结构电连接在一起，并且布置成几何图案，以便基本上抑制在瓦面结构中由电感元件中的电流引起像电流。上述半导体器件的优点在于，通过使用这种瓦面结构，获得了品质因数改善了的电感元件。本发明还提供一种用于在包括多个层的半导体器件中提供电感元件的方法。
文档编号H01F41/04GK1826670SQ200480021000
公开日2006年8月30日 申请日期2004年7月15日 优先权日2003年7月23日
发明者塞利娜·J·德切韦里, 韦伯·D·范诺尔特 申请人:皇家飞利浦电子股份有限公司