全缺乏soi多临界电压应用的制作方法

专利名称：全缺乏soi多临界电压应用的制作方法
技术领域：
本发明涉及一种半导体元件，特别是有关于一种全空乏SOI多临界电压应用的系统及方法。
背景技术：
为了制造竞争性的电子装置，举例来说，通常都期望能产出具数个不同区域(例如核心区、低电源区、I/O区)的半导体晶片，而这些不同区域具有可根据速度与电源变动的半导体元件。可提供一些或全部的这些特征的半导体元件包括绝缘层上覆硅(SOI)元件。然而，在SOI技术中的一个现有挑战为形成具有显著临界电压(Vth)控制能力的薄Si通道SOI I/O元件。举例来说，在SOI I/O应用中，由于SOI元件会比主体硅晶圆元件具有一个较大的汲极导致能障降低(DIBL)效应(其是由浮体特性所造成)，所以需要一个较高的Vth。此外，通常在I/O区中提供的较高电压会增加有关漏电流的问题。当SOI元件厚度缩小时，为了改善执行效能及降低浮体效应，解决这些缺点将会变的越来越重要。
几种习知方法试图经由控制SOI晶体管的主体电位来控制Vth。第一种方法是，透过基材接触窗将晶体管主体束缚在一固定电压准位。然而，尽管降低SOI元件中的浮体效应(FBE)，此主体束缚方法可能会遭遇到地区与速度损失。另外，由主体束缚方法获得的好处可缩小SOI硅厚度使尺寸变小，这是因为增加的主体电阻将会使主体接触无用。
另一种用于控制Vth的习知主体方法是通道区掺杂。尽管提高Vth，然而，通道植入可降低SOI元件的空乏能力，藉以由FBE而使执行效能下降。
另一种用于FBE降低的一般使用方法是，使硅厚度变薄，全空乏(FD)SOI元件的通道区。FD SOI元件能够使额外的撞击离子化(I-I)诱导载子从通道清除出，藉以压制FBE。晶体管通道区中FBE的实体压制情形可明显提高临界电压控制能力。
偏压SOI晶体管的主体区是传统上元件Vth控制的一个重要部分，而使硅主体厚度变薄已经变成促成Vth控制的一个较佳方法。然而，对SOI技术来说，仍需要提供足够的回闸偏压的能力，以达到预期的Vth数值。
另一种用于达到预期Vth的习知及可接受的方法是，经由变更闸极电极的材料成份来更改闸极电极运作功能。图1a与1b为习知元件100与102，其中可改变闸极电极104材料组成与对应的闸极电极104运作功能，以控制元件的临界电压。图1a所示的CMOS结构100为Polishchuk等人所提出，论文中的标题为“Dual Work Function Metal Gate CMOS Transistors byNi-Ti Interdiffusion”，并揭露于IEEE Electron Device Letters，Vol.23，No.4，April 2002，并入此处做参考。图1a显示出闸极电极104包括镍与钛位于PMOS区106上，且包括钛位于NMOS区108上。
图1b所示的FD SOI晶体管102为H.Wakabayashi所提出，论文中的标题为“A Novel W/TiNx Metal Gate CMOS Technology UsingNitrogen-Concentration-Controlled TiNx Film”，并揭露于IEEE IEDM，Dec 1999，并入此处做参考，其的闸极电极104材料组成包括钨W、钛Ti、第一浓度的氮N与第二浓度的氮Nx。材料组成改变会改变各闸极电极104的闸极运作功能，藉以改变FD SOI晶体管102的临界电压。
图1a与1b显示在晶片的一小区域内的闸极电极材料组成变化。然而，举例来说，其很难在同晶片上对SOI核心应用与I/O元件应用提供不同的闸极运作功能材料。在传统的电路应用中，对3.3eV I/O元件的临界电压为大约0.65eV，而对1.0eV核心元件的临界电压为大约0.2eV。目标临界电压可经由在主体基材中使用井区或袋区植入方式而达到。然而，对全空乏SOI元件来说，由于重基材浓度会将FD元件转变成部分空乏元件及降低执行效能，故临界电压无法经由通道或袋区植入来调整。对全空乏SOI元件来说，要达到不同的临界电压的一个方法为改变闸极运作功能。这可以下列的方程式来论证 举例来说，假如我们维持Na(基材浓度)为常数，我们可能需要另一个变量，藉以在不同应用中控制临界电压至一预期数值。由于近来金属闸极显影已变成主流技术，故闸极运作功能(Φm)是用于Vth调整的一个好的候选者。这是因为在和高k介电材料做整合时，相较于多晶硅来说，金属闸极不仅可改善闸极电阻，而且其具有较好的特性，如图1C所示。

发明内容
本发明的目的在于，克服现有的全缺乏SOI临界电压应用存在的缺陷，而提供一种新型结构的集成电路，其具有全缺乏SOI多临界电压元件与非SOI多临界电压元件，以解决或防止这些和其他问题及达到技术上的优点，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种全缺乏SOI多临界电压应用，以解决或防止这些和其他问题及达到技术上的优点，在其他实施例中，本发明提出一种集成电路，其具有全缺乏SOI多临界电压元件与非SOI多临界电压元件。
依照本发明的一说明实施例，一种集成电路包括一基材与形成于该基材中的埋式介电层。埋式介电层具有一第一厚度于第一区、一第二埋式介电层厚度于第二区，以及一阶梯介于该第一与第二区之间。一半导体层位于该埋式介电层上。
依照本发明的另一说明实施例，一种半导体晶片(如习知晶粒)具有一第一区与一第二区。半导体晶片也包括一基材与位于基材上的一半导体层。半导体晶片更包括一埋式介电层，位于至少部分形成于该基材中的半导体层下。埋式介电层具有一第一厚度于该第一区及具有一第二厚度于该第二区，两者相隔一阶梯。具有第一闸极电极的第一晶体管与具有第二闸极电极的第二晶体管形成于该第一区中。具有第三闸极电极的第三晶体管与具有第四闸极电极的第四晶体管极形成于该第二区中。
依照本发明的另一说明实施例，一种半导体晶片包括一基材。基材包括至少一埋式介电层，埋式介电层具有第一埋式介电层厚度于第一Vth区及第二埋式介电层厚度于第二Vth区，第一埋式介电层厚度大于第二埋式介电层厚度，其中第一Vth与第二Vth间的差距为大约0.15-0.45eV。特定范例中包括具有大约0.2eV(小于1.8)Vth的一核心区及具有大约0.65eV Vth的一I/O区，其中核心区的埋式介电层厚度大于I/O区的埋式介电层厚度。在其他应用中，I/O区的临界电压可以是大于1.8eV。
依照本发明的另一说明实施例，一种半导体晶片包括一基材。基材包括至少一埋式介电层，埋式介电层具有第一埋式介电层厚度于核心区及第二埋式介电层厚度于I/O区，第一埋式介电层厚度大于第二埋式介电层厚度。此晶片也包括一第一全缺乏绝缘层上覆硅p通道金氧半(FD SOI PMOS)晶体管于核心区，第一FD SOI PMOS晶体管具有第一闸极电极且位于第一闸极介电层上，第一闸极介电层具有第一运作功能。半导体晶片更包括一第一FD SOI n通道金氧半(NMOS)晶体管于核心区，第一FD SOI NMOS晶体管具有第二闸极电极且位于第二闸极介电层上，第二闸极介电层具有第二运作功能。半导体晶片更包括一第二FD SOI PMOS晶体管于输入/输出(I/O)区，第二FD SOI PMOS晶体管具有第三闸极电极且位于第三闸极介电层上，第三闸极介电层具有第三运作功能。半导体晶片更包括一第二FD SOI NMOS晶体管于输入/输出区，第二FD SOI NMOS晶体管具有第四闸极电极且位于第四闸极介电层上，第四闸极介电层具有第四运作功能。第一、第二、第三与第四运作功能实质上是彼此不同的。
本发明的较佳实施例，提供一种有关控制半导体元件的临界电压的明显优点，特别是有关于在一晶片上具不同电路应用的全缺乏SOI元件。举例来说，本发明可用于包括要求薄与极薄埋式氧化层于一单晶粒上的元件。举例来说，应用包括核心应用、低电源应用以及I/O应用。在不同应用中元件的临界电压的改良式控制方式，可在FD SOI元件的汲极导致阻障降低及增进型元件与电路执行效能中提供更好的控制能力。
借由上述技术方案，本发明全缺乏SOI多临界电压应用至少具有下列优点埋式介电层厚度可依照各种不同应用而变化，而这些应用的晶体管可具有不同的预期临界电压，例如核心应用、低电源应用及I/O应用。另一个优点为，可在同一晶圆中使用不同的埋式氧化层厚度，以提供实质保留给要求Vth调整的FD SOI背闸偏压元件的Vth调整能力，例如核心应用、低电源应用及I/O应用。
综上所述，本发明特殊结构的集成电路，其具有全缺乏SOI多临界电压元件与非SOI多临界电压元件，以解决或防止这些和其他问题及达到技术上的优点。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，从而更加适于实用，而具有产业广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。


图1a与1b是习知双运作功能金属闸极晶体管；以及第1c图是临界电压与闸极运作功能之间的相互关系。
图2a-2c是依照本发明第一说明实施例的第一制造方法的操作步骤的剖面图。
图2d是埋式介电材料步骤的剖面图。
图2e是本发明的第一说明实施例。
图2f是本发明的第二说明实施例。
图3a-3h是依照本发明第三说明实施例的第二制造方法的操作步骤的剖面图。
100CMOS结构102，214，260，261，262，263FD SOI晶体管104，250，252，254，256闸极电极 106PMOS区
108NMOS区 200基材202核心区 204输入/输出区206罩幕208介电材料209，210埋式介电层 211虚线框212斜面侧边213井区215阶梯220浅沟渠隔离结构222半导体层223晶圆224闸极介电层 225厚度226台阶228多晶硅层230多晶硅表面 232光阻材料234n型掺杂多晶硅区 236n型掺质掺杂238，240金属层 270源极272汲极274闸极280，282接触窗具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的全缺乏SOI多临界电压应用其具体实施方式
、结构、特征及其功效，详细说明如后。
本发明将以较佳实施例说明于下，即一种全空乏SOI多临界电压应用。然而，本发明也可用于其他半导体元件及具有在同基材上需要多临界电压的半导体应用上。
如图2a-f所示，基材200包括一半导体基材材料。基材材料最好是具有结晶方向为<100>的p型掺杂实质上结晶硅材料。当然，举例来说，基材200可以是n型掺杂，且具有如同p型掺杂基材的结晶方向，或其他结晶方向例如<111>与<110>。基材200可包括适合做为半导体基材的任何材料，例如砷化镓、磷化铟、硅、锗、碳，及其的结合，包括缓冲层，而缓冲层包括半导体材料的渐进式部分例如一渐进式硅镓缓冲层。举例来说，基材200也可以是一应变型半导体，例如应变硅或陶瓷晶圆。
基材200具有一核心区202与一输入/输出(I/O)区204。本发明的说明实施例包括具有任何数量区域的基材，而这些区域具有任何数量的临界电压要求。举例来说，说明实施例包括具有指定用于低杂讯应用的区域的基材。形成于半导体晶片的I/O区中的晶体管通常比同晶片的核心区中的晶体管具有一较高临界电压。
I/O元件的范例可包括例如三态缓冲器、输入缓冲器及输出缓冲器。I/O元件可包括静电放电(ESD)电路，并且可提供一容差至复电压。I/O区例如I/O区204一般是形成于晶片的郊区上，其和中心相隔一距离。核心区例如核心区202一般是设置于晶片的各区域中，其接近中心。然而，I/O与核心区也可以有其他配置方式。核心区202一般包括具有用于大型积体(LSI)电路(例如ULSI、VLSI)的高速度与低电源要求的晶体管，例如处理器、控制器与特殊集成电路应用(ASICs)。
请参阅图2b，沉积一罩幕206于基材200的I/O区204上，并暴露出基材200的核心区202。对基材200进行一植入过程，植入介电材料208至硅基材200的暴露部分，以形成一埋式介电层210。植入过程最好是一氧植入过程，例如以氧气植入分离(SIMOX)。而植入过程当然可以是例如以氮气植入分离(SIMNI)、以氧气与氮气植入分离或内部热氧化(ITOX)。SIMOX植入步骤最好是包括使用大于大约摄氏600度的基材温度的氧离子植入过程(例如每平方公分1.8×1018)。
其他材料例如氮及氢的植入过程可以同时或随后执行。举例来说，埋式介电层210可以是一氮化氧化层或混合氧化硅的氢化氧化层。植入氮化氧化层可用以防止杂质掺质扩散至埋式氧化层，藉以防止元件执行效能降低。举例来说，杂质掺质扩散现象可能在井形成制造步骤期间的杂质掺质植入过程中发生，例如n型井(n wells)。
请参阅图2c，剥除罩幕206，然后再次植入介电材料208最好是氧至硅基材200的核心区202与I/O区204。第二氧植入步骤使埋式介电层210扩大至硅基材200的I/O区204，并使核心区202中的埋式介电层210变厚。核心区202中埋式介电层210的厚度tcore最好是大约100埃。I/O区204中埋式介电层210的厚度tI/O最好是大约300埃。埋式介电层的厚度的范围可以是介于大约50埃与大约2000埃之间。
在植入过程之后，SIMOX过程包括进行基材的一高温(例如大约摄氏1300度)回火步骤。在其他说明实施例中，可重复进行多次罩幕与埋式介电层植入的步骤，藉以在晶圆上任何区域中形成任何厚度的埋式介电层。
埋式介电层210由晶圆基材200隔开半导体层222。晶圆223包括硅222位于绝缘层210上，而晶圆223传统上是绝缘层上覆硅(SOI)晶圆。半导体层222通常具有大约200埃的一厚度225。然而，厚度225的范围可以是介于大约50埃与大约500埃之间。
虽然虚线框211中的埋式介电层阶梯215在图式中显示出具有右侧角度，然，阶梯211最好是具有一斜面侧边212，如图2d所示。图2d是虚线框211的放大图。侧边212斜面是一厚度梯度，其是根据电路设计而定。举例来说，倾斜区可以是主动区的一禁止区，但空置元件或被动元件可以被形成于其中。这是因为倾斜区可包含错乱与不一致的电容，其可能会在主动元件造成不稳定的电子执行效能。在说明实施例中，在埋式氧化层中的阶梯可具有不同的厚度梯度，然而，各厚度梯度(在垂直方向中)的范围最好是介于大约50埃与大约200埃之间。在一些例子中，可能会期望小间距(小于大约0.3um)介于两个主动区之间，一个具有薄阻障介电层，另一个具有厚阻障介电层。在这些例子中，由于一封闭的主动区，所以阶梯最好是不大于间距的大约1/10，以避免临界电压变动。
后续的制造步骤形成如图2e所示的第一说明实施例。浅沟渠隔离结构220隔开FD SOI晶体管214。核心区202中位于埋式介电层210的较厚部分上面的晶体管214将会比I/O区204中位于埋式介电层210的较薄部分上面的晶体管214具有一个较低的临界电压。
在相同基材200的不同区域202与204中改变埋式介电层210的厚度，可实质控制FD SOI元件214的临界电压。对各个晶体管214来说，下埋式介电层210是做为介于阳极与阴极间的电容介电层，阳极代表井区或主体区213，而阴极代表埋式介电层210下面的基材200。改变埋式介电层210厚度会改变井区213中晶体管通道区的电容，藉以依照区域202或204提供一不同临界电压至FD SOI元件214。
由于埋式介电层210厚度中的差异，I/O区204中的FD SOI元件214会比核心区202中的一实质类似元件具有一较高可能的Vth。一般来说，较薄的埋式介电层将会提供一较大的Vth调整范围，而较厚的埋式介电层将会提供一较小的Vth调整范围。
在其他说明实施例中，埋式介电层厚度的变动并不限制在经区域的变动。可以在一晶片或一晶圆上改变埋式介电层厚度，以达到预期具任何尺寸的任何区域。虽然埋式介电层厚度较佳是依照FD SOI元件的临界电压要求而变化，但埋式介电层厚度也可依照有关半导体元件操作的其他应用要求而改变，例如温度(例如SOI自我加热效应)、电流及干扰。
用以形成n型或p型井区213于埋式介电层210上的半导体材料222中的离子植入步骤可产生磷或硼掺杂氧化硅于埋式介电层210的顶部区域中。III-V型杂质由上层井区213扩散至埋式介电层210也可能会提供掺杂氧化硅于埋式介电层210的区域中。
第二说明实施例如图2f所示，其显示出使用超过两种埋式介电层209厚度于相同晶圆基材200上的区域CORE、LP与I/O。依照埋式介电层209的上厚度，后续形成于埋式介电层209上的硅基材222中的FD SOI晶体管将会具有不同的Vth。最好的是，形成于埋式介电层209的最厚部分上的FDSOI晶体管将会比形成于LP区或I/O区中的FD SOI晶体管具有一较低的Vth。形成于LP区中的FD SOI晶体管将会比形成于CORE区中的晶体管具有一较高的Vth。形成于I/O区中的FD SOI晶体管将会比形成于LP区与CORE区中的晶体管具有一较高的Vth。
依照第三说明实施例的第二方法，如图3a-3h所示，包括第一说明实施例的埋式介电层210。在图3a中，浅沟渠隔离结构220是形成于埋式介电层210上的硅区222中。当然，其他种隔离结构(例如台地隔离与LOCOS隔离结构)也可以使用。位于埋式介电层210上的硅区222为大约200埃厚。
闸极介电层224包括沉积氧化硅。闸极介电层224的厚度为大约100埃，且其范围可以是介于大约20埃与大约100埃之间。闸极介电层可以是由具有一高介电常数的一高k介电材料所形成，而此高介电常数大于大约4.0。高k介电材料可以是一金属介电材料，包括金属氧化物例如Al2O3，Ta2O5，ZrO2与HfO2或HfSi。各式不同种类的处理方式可用于高k介电材料上，例如习知的NH3回火、O+回火、NO回火与N2O回火方式。
以一罩幕材料例如光阻(未显示)覆盖I/O区204中的闸极介电层224，然后移除核心区202中的一部分暴露出的闸极介电层224，如图3b所示。核心区202中的闸极介电层224的最后厚度为大约8埃，且其范围可以是介于大约8埃与大约20埃之间。重点是，在核心区202与I/O区204间形成的台阶226如图所示为一较大规模。
闸极介电层224的较厚部分将可使FD SOI元件具有一较高临界电压，其将会在后续形成于I/O区204中。相对地，形成于核心区202中的FD SOI元件将会具有一较薄的闸极介电层224及一对应较低的临界电压。
沉积多晶硅层228于闸极介电层224上，如图3c所示。虽然，多晶硅台阶(未显示)可形成于多晶硅表面230中的闸极介电层台阶226上，但多晶硅台阶是一相对微小的表面特征结构，以及图3c所示的多晶硅表面230经实质平坦过程则是用作说明的用。
图3d为形成光阻材料232于多晶硅228上之后续步骤。使用n型掺质掺杂236于多晶硅228的未遮蔽部分234，以形成n型掺杂多晶硅区234。掺质最好是以习知植入方法来进行植入，例如浸入式电浆离子植入(PIII)或浸入式金属电浆离子植入(MePIII)。掺质最好是磷，也可以是砷、硼、梅斯卡灵(BF2)、氢、氮、氧、氩，或其的结合者。
如图3e所示，连续沉积第一金属层238与第二金属层240于闸极介电层224上。第一金属层238的厚度为大约50埃，而第二金属层240的厚度为大约200埃。金属层238与240的沉积方式是使用习知的沉积方法，例如蒸镀、溅镀或各种形式的化学气相沉积方法例如电浆增进型化学气相沉积法。第一金属层238最好包括钛，而第二金属层240最好包括铂。然而，第一238与第二240金属层也可包括例如镍、钯、铂、铱、钌、铑、钼、铪、铝、钴、钨，或其的结合。而结合者可包括金属合金例如双金属合金、金属硅化物、金属氮化硅、掺杂型金属合金及掺杂型金属硅化物合金。
进行后续微影步骤，将I/O区204中第二金属层240的一部分罩住，然后移除核心区202中第二金属层240的暴露部分，如图3f所示。可使用湿式蚀刻或反应性离子蚀刻以移除部分的第二金属层240。
以大约摄氏500度进行热回火过程大约10分钟，使得金属238与240扩散至多晶硅的未掺杂228与掺杂234区，如图3g所示。回火过程用以产生一硅钛合金闸极电极250与一n型掺杂硅钛合金闸极电极252于核心区202中。回火过程也会产生一钛、铂与硅合金254及一n型掺杂钛、铂与硅合金256于I/O区204中。在说明实施例中，仅说明一单闸极电极掺杂步骤。然而，如熟习此项技艺者所知，闸极电极可具有不同的掺杂浓度和不同的掺杂杂质。此过程可在闸极多晶硅层228的沉积期间，经由例如数个掺杂步骤及经由现场掺杂步骤来完成。最好的是，闸极电极间的掺杂浓度的比率为105或更低。
图3h为在另外处理过程以产生FD SOI PMOS晶体管260，261与FD SOINMOS晶体管262，263后的图3g的结构图。改变材料组成，藉以使闸极电极250，252，254与256的运作功能可在FD SOI元件260，261，262与263之间提供一对应的临界电压差。图3h中FD SOI晶体管260，261，262与263的临界电压部分是由闸极电极250，252，254与256的运作功能控制。闸极电极250的运作功能的范围是介于大约4.7eV与大约5.0eV之间。闸极电极254的运作功能的范围是介于大约4.4eV与大约4.7eV之间。闸极电极252的运作功能的范围是介于大约4.2eV与大约4.5eV之间。闸极电极256的运作功能的范围是介于大约4.5eV与大约4.8eV之间。
结合埋式介电层210厚度变化、闸极介电层224厚度变化，以及闸极电极250，252，254与256运作功能的变化，可在同一晶片晶粒200或同一晶圆上的FD SOI晶体管260，261，262与263的临界电压变化提供高度的控制能力。
用于此处所述说明实施例中的FD SOI晶体管260，261，262与263是用于说明缺乏型基材元件。本发明也可应用在部分缺乏型元件，例如部分缺乏型绝缘层上覆硅(PD SOI)晶体管。本发明说明实施例中的其他元件包括场效晶体管(FET)例如金氧半FETs(MOSFETs)、金属半导体FETs(MEFETs)、薄膜晶体管(TFTs)、应变式通道晶体管及双闸极MOSFETs。虽然本发明可适用于任何技术节点，然本发明最好是用于65nm节点及较小的技术节点。
接触窗280例如耦接晶体管263的源极270、汲极272与闸极274区的接触窗280，可改变或用其他方式藉以在晶体管中形成新的运作功能。举例来说，形成于FD SOI NMOS 263的源极区270中的金属硅化物可在源极区中提供一第五运作功能，使得接触窗280中的钨材料与源极区270顶部中的掺杂多晶硅产生扩散作用。另一个闸极运作功能是由接触窗282中的钨材料与闸极电极274顶部中闸极电极256的n型掺多晶硅与钛的扩散作用所提供。
本发明的较佳实施例，提供一种有关控制半导体元件的临界电压的明显优点，特别是有关于在一晶片上具不同电路应用的全缺乏SOI元件。举例来说，本发明可用于包括要求薄与极薄埋式氧化层于一单晶粒上的元件。举例来说，应用包括核心应用、低电源应用以及I/O应用。在不同应用中元件的临界电压的改良式控制方式，可在FD SOI元件的汲极导致阻障降低及增进型元件与电路执行效能中提供更好的控制能力。
本发明较佳实施例的一个优点为，埋式介电层厚度可依照各种不同应用而变化，而这些应用的晶体管可具有不同的预期临界电压，例如核心应用、低电源应用及I/O应用。另一个优点为，可在同一晶圆中使用不同的埋式氧化层厚度，以提供实质保留给要求Vth调整的FD SOI背闸偏压元件的Vth调整能力，例如核心应用、低电源应用及I/O应用。
虽然本发明的较佳实施例及其优点已详细揭露于上，必须了解的是，在不脱离本发明的精神和范围内，当可作各种的改变、更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。举例来说，任何熟习此技艺者将可轻易得知，全缺乏SOI多临界电压应用可以有各种变化，且其都包含在本发明的范围内。
此外，本发明应用范围并不限制在说明书中所描述的过程、机器、制造、要件组成、装置、方法与步骤的特殊实施例中。依照本发明，任何熟习此技艺者将可由此揭露书、过程、机器、制造、要件组成、装置、方法或步骤、现有或往后技艺中轻易得知，可利用此处所述的对应实施例，执行实质上相同功能或达成实质上相同结果。因此，本发明的保护范围包括这些过程、机器、制造、要件组成、装置、方法或步骤。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种集成电路，包括一基材；一埋式介电层，形成于该基材中，该埋式介电层具有一第一厚度于一第一区及具有一第二厚度于一第二区；以及一半导体层，位于该埋式介电层上。
2.根据权利要求1所述的集成电路，其中该基材的一实体部分包括结晶硅。
3.根据权利要求1所述的集成电路，其中位于该埋式介电层上的该半导体层包括应变硅或半导体材料的一锗。
4.根据权利要求1所述的集成电路，更包括一阶梯介于该第一与第二区之间，其中该阶梯为大约200埃或更小。
5.根据权利要求1所述的集成电路，更包括一全缺乏绝缘层上覆硅(SOI)晶体管形成于该半导体层中。
6.根据权利要求1所述的集成电路，其中该埋式介电层包括氧化硅、氮化氧化层、氢化氧化层、AlxOy，其中x是大约2而y是大约3或碳化硅。
7.根据权利要求1所述的集成电路，其中该第一区是用于要求一第一临界电压的一第一应用，以及其中该第二区是用于要求一第二临界电压的一第二应用。
8.根据权利要求7所述的集成电路，其中该第一应用是具有一第一临界电压的一核心应用，而该第二应用是具有一第二临界电压的一输入/输出应用，其中该第一临界电压与该第二临界电压间的差距为大约0.45eV或更小。
9.一种半导体晶片，具有一第一区与一第二区，包括一基材；一半导体层，位于该基材上；一埋式介电层，形成于该半导体层下，该埋式介电层具有一第一厚度于该第一区及具有一第二厚度于该第二区；具有一第一闸极电极的一第一晶体管与具有一第二闸极电极的一第二晶体管形成于该第一区中；以及具有一第三闸极电极的一第三晶体管与具有一第四闸极电极的一第四晶体管极形成于该第二区中。
10.根据权利要求9所述的半导体晶片，其中该第一闸极电极是由一第一材料形成，且于其中具有一第一浓度的一第一杂质，而该第二闸极电极是由一第二材料形成，且于其中具有一第二浓度的一第二杂质；以及该第三闸极电极是由一第三材料形成，且于其中具有一第三浓度的一第三杂质，而该第四闸极电极是由一第四材料形成，且于其中具有一第四浓度的一第四杂质。
11.根据权利要求10所述的半导体晶片，其中该第一与第三闸极电极包括一金属硅化物与一第一金属，以及其中该第二与第四闸极电极包括一金属硅化物与一第二金属。
12.根据权利要求10所述的半导体晶片，更包括一闸极介电层，具有一第一闸极介电层厚度，且位于该第一与第二闸极电极的下面；以及一闸极介电层，具有一第二闸极介电层厚度，且位于该第三与第四闸极电极的下面，其中该第二厚度会依照该第一厚度而以一预定量变化。
13.根据权利要求10所述的半导体晶片，其中该第一晶体管具有一闸极介电层厚度，该闸极介电层厚度比该第二晶体管的闸极介电层厚度还薄。
14.根据权利要求10所述的半导体晶片，其中该第一与第三闸极电极包括钛。
15.一种制造一多临界应用的方法，该方法包括形成一绝缘层上覆半导体基材，包括下列步骤形成一第一罩幕于一半导体基材的一第一区上；植入一第一材料至该半导体基材的一第二区，该植入步骤形成一埋式介电材料于该半导体基材中，该埋式介电材料具有一第二厚度于该第二区中，藉以使该半导体基材被转换到一绝缘层上覆半导体基材；移除该第一罩幕；以及对该绝缘层上覆半导体基材进行回火过程。
16.根据权利要求15所述的方法，更包括下列步骤植入一第二材料至该半导体基材的该第一与该第二区，该植入步骤形成一埋式介电材料于该半导体基材中，该埋式介电材料具有一第一厚度于该第一区中。
17.根据权利要求15所述的方法，更包括步骤用以形成一闸极介电材料于该绝缘层上覆半导体基材的该第一与第二区上。
18.根据权利要求17所述的方法，更包括下列步骤沉积一多晶硅材料于该闸极介电材料上；实质平坦化该多晶硅材料的顶部表面；植入一第一材料至该第一区的一第一部分中的该多晶硅材料中，以及植入一第二材料至该第二区的一第一部分中；沉积一第一金属于该多晶硅材料上；沉积一第二金属于该第一金属上；实质移除该第二区中的该第二金属；以及对该绝缘层上覆半导体基材执行一热回火过程。
19.根据权利要求17所述的方法，更包括下列步骤移除该第二区中该闸极介电材料的一部分，藉以使该闸极介电材料具有一第三厚度于该第一区及具有一第四厚度于该第二区。
20.根据权利要求18所述的方法，其中该热回火过程的执行是以大约摄氏500度的温度于一熔炉中进行大约10分钟，藉以形成一第一多晶硅金属合金于该第一区的该第一部份中、一第二多晶硅金属合金于该第一区的一第二部份中、一第三多晶硅金属合金于该第二区的该第一部份中，以及一第四多晶硅金属合金于该第二区的一第二部份中。
全文摘要
本发明是有关于一种全缺乏SOI多临界电压应用。一种集成电路，包括一基材与形成于基材中的一埋式介电层。埋式介电层具有第一厚度于第一区中、具有第二埋式介电层厚度于第二区中，以及具有一阶梯介于第一与第二区之间。一半导体层位于埋式介电层上。埋式介电层厚度可依照各种不同应用而变化，而这些应用的晶体管可具有不同的预期临界电压，例如核心应用、低电源应用及I/O应用。另外，可在同一晶圆中使用不同的埋式氧化层厚度，以提供实质保留给要求V
文档编号H01L21/84GK1716618SQ20051006791
公开日2006年1月4日 申请日期2005年4月28日 优先权日2004年4月28日
发明者陈豪育, 张长昀, 李迪弘, 杨富量 申请人:台湾积体电路制造股份有限公司