具有增强迁移率的应变沟道的非平面体晶体管及制造方法

专利名称：具有增强迁移率的应变沟道的非平面体晶体管及制造方法
具有增强迁移率的应变沟道的 非平面体晶体管及制造方法
背景技术：
1. 发明领域
本发明涉及集成电路制造领域，更具体地说，涉及应变增强迁 移率的非平面体晶体管的构成及其制造方法。
2. 先有技术讨论
现代集成电路，诸如微处理器，是由数亿个耦合在一起的晶体 管构成的。为了改善集成电路的性能和能力，已经提出了一些新的 晶体管结构。为了改善器件的性能，有人提出了非平面晶体管，诸 如三栅极晶体管。在

图1A和1B中，图解说明三栅极晶体管100。图 1A是三栅极晶体管100的俯视/侧视图的例图，而图1B是穿过三栅 极晶体管100的栅极截取的剖面图的例图。三栅极晶体管100包括硅 体102，硅体102具有一对侧向相对的侧壁103和顶面104。硅体102 形成在包括氧化层106的绝缘基片上，氧化层106本身形成在单晶硅 基片108上。栅极绝缘层110形成在硅体102的顶面104上和侧壁103 上。栅极120形成在栅极绝缘层110上并包围硅体102。 一对源极/ 漏极区域130形成在硅体102内沿着栅极120的侧向相对的侧壁。晶 体管130可以说是三栅极晶体管，因为它本质上具有3个栅极(G1,G2， G3), 3个栅极(G1， G2， G3)本质上形成3个晶体管。三栅极晶体管100 在硅体102的一侧103上具有第一栅极/晶体管，在硅体102的顶面 104上具有第二栅极/晶体管和在硅体102的第二侧103上具有第三 栅极/晶体管。每一个晶体管都提供与硅体102的侧面成正比的电流。 三栅极晶体管具有吸引力，因为它们的单位面积的电流大，这提高 了器件的性能。
附图的简短i兌明
图1A表示标准三栅极晶体管的俯视图； 图1B表示标准三栅极晶体管的剖面图2是按照本发明的实施例具有应变诱生迁移率的三栅极体晶 体管的例图3A-31图解说明按照本发明实施例形成具有应变增强迁移率 的三栅极体晶体管的方法；
图4A-4C图解说明按照本发明实施例形成具有应变增强迁移率 的三栅极体晶体管的方法；以及
图5图解说明硅块、应变硅锗半导体主体和应变硅覆盖层的晶格。
发明的详细说明
本发明的实施例是具有应变增强迁移率的非平面体晶体管及其 制造方法。在以下描述中，提出了许多具体细节以便对本发明提供 透彻的理解。为了避免不必要地使本发明模糊不清，在其他实例中， 对众所周知的半导体处理和制造技术不再提出具体的细节。
本发明的实施例是具有应变增强迁移率的非平面体晶体管及其 制造方法。本发明的实施例包括半导体主体，它使在半导体主体上 形成或包围它的覆盖层处于应变之下。处于应变下的覆盖层增大器 件中载流子的迁移率，这增大了器件的电流，从而可以用来改善电 路速度。
图2中图解说明具有应变增强迁移率的非平面或三栅极体晶体 管200的示例。晶体管200形成在体半导体基片202上。在本发明的 实施例中，基片202是单晶硅基片。在半导体基片202中形成的是一 对彼此隔开的隔离区204,诸如浅沟槽隔离(STI)区，所述隔离区限定 它们之间的基片的有源区206。但是，基片202不必是硅单晶基片而 可以是其它类型的基片，诸如(但不限于)锗(Ge)、硅锗(SixGey)、砷 化镓(GaAs), InSb, GaP和GaSb。对于n型器件，有源区206 —般掺杂到lxlO"至1xl0"原子/cn^之间的p型导电级，而对于p型器件， 则摻杂至lxlO"与1xlO"原子/ci^之间的n型导电级。在本发明的其 他实施例中，有源区206可以是未掺杂的半导体、诸如本征或未掺 杂的硅单晶基片。
晶体管200具有在体基片202的有源基片区206上形成的半导 体主体208。半导体主体208具有顶面209和一对侧向相对的侧壁 211。顶面209和在半导体基片206上形成的底部表面相隔一个定义 体高度的距离。半导体主体208的侧向相对的侧壁211彼此隔开定义 所述体宽度的距离。半导体主体208是单晶半导体薄膜。在本发明 的实施例中，半导体主体208是由不同于用于形成体基片202的半导 体的半导体材料形成。在本发明的实施例中，半导体主体208是由 具有不同于体半导体基片202的晶格常数或尺寸的单晶半导体形成 的，使得半导体主体208被置于应变之下。在本发明的实施例中， 体半导体基片是单晶硅基片，而半导体主体208是单晶的硅-锗合金。 在本发明的实施例中，硅锗合金包括5-40°/。之间的锗，而理想的是， 大约15-25%之间的锗。
在本发明的实施例中，体半导体基片202是单晶硅基片，而半 导体主体208是硅碳合金。
在本发明的实施例中，这样形成体半导体208,使得其厚度小于 半导体主体208的外表面将导致晶格弛豫的数量。在本发明的实施 例中，半导体主体208形成得其厚度在100-2000A之间，更具体地 说，在200-IOOOA之间。在本发明的实施例中，半导体主体208的 厚度和高度大约相同。
在本发明的实施例中，半导体主体208的宽度是体208高度一 半至体208高度两倍之间。在本发明的实施例中，对于n型半导体器 件，半导体主体208掺杂为浓度在1xl016至lxlO"原子/ci^之间的p 型导电性，而对于p半导体器件型，掺杂为浓度在lxlO"至1)(1019原 子/cii^之间的n型导电性。在本发明的实施例中，半导体主体208是 本征半导体，诸如未掺杂的或本征硅薄膜。
晶体管200包括在半导体主体208的侧壁211上以及在半导体 主体208的顶面209上形成的半导体覆盖层210。半导体覆盖层210 是单晶半导体薄膜。在本发明的实施例中，半导体覆盖层210是由 具有不同于半导体主体208的晶格常数的半导体材料形成的，使得 在覆盖层中形成应变。在本发明的实施例中，覆盖层具有拉伸应变。 拉伸应变被认为改善了电子的迁移率。在本发明的实施例中，覆盖 层具有压缩应变。压缩应变被认为改善了空穴的迁移率。在本发明 的实施例中，电流在覆盖层210中在垂直于应变的方向上流动。在 本发明的实施例中，半导体主体208的侧壁211上的覆盖层210中的 应变大于半导体主体208的顶面209上的覆盖层210中的应变。
在本发明的实施例中，半导体覆盖层210是单晶硅薄膜。在本 发明的实施例中，覆盖层210是在硅-锗合金体208上形成的单晶硅 薄膜。在硅-锗合金半导体主体208上形成的单晶硅薄膜将使单晶硅 薄膜具有拉应力。在本发明的实施例中，覆盖层210是在硅碳合金 半导体主体208上形成的单晶硅薄膜。在硅碳合金半导体主体208上 形成的单晶硅覆盖层210将使单晶硅薄膜210具有压应力。
在本发明的实施例中，这样形成半导体覆盖层210,使得其厚度 小于使单晶薄膜的晶格弛豫的数量。在本发明的实施例中，这样形 成半导体覆盖层210,使得其厚度在50-300A之间。在本发明的实施 例中，半导体主体208侧壁211上的覆盖层的厚度与半导体主体208 的顶面209上的覆盖层210的厚度相同，如在图2图解说明的。在本 发明的实施例中，这样形成半导体覆盖层210,使得半导体主体208 顶面上的厚度大于侧壁211上的厚度，例如，在图4C中所表示的。
晶体管200包括栅极绝缘层212。在形成于半导体主体208的侧 壁211上的覆盖层210上形成栅极绝缘层212,并在形成于半导体主 体208的顶面209上的半导体覆盖层210上形成栅极绝缘层212。栅 极绝缘层210可以是任何众所周知的栅极绝缘层。在本发明的实施
例中，栅极绝缘层是二氧化硅(S i 02)、氮氧化硅(S i 0xNy)或氮化硅(S i 3N4) 绝缘层。在本发明的实施例中，栅极绝缘层212是氮氧化硅薄膜， 其厚度在5-20人之间。在本发明的实施例中，栅极绝缘层212是高K 栅极绝缘层，诸如金属氧化物电介质，诸如(但不限于)五氧化钽 (Ta205)、氧化钛(Ti02)、氧化铪(HfO)和氧化锆(ZrO)。但是，栅极绝 缘层212可以是其它类型的高K电介质，诸如(但不限于)PZT和BST。 晶体管200包括栅极214。在栅极绝缘层212上并围绕它形成栅 极214，如图2所示。在形成于半导体主体208的侧壁211上的覆盖 层210上形成的栅极绝缘层212上及其附近形成栅极214，并且在形 成于半导体主体208的顶面209上的覆盖层210上形成的栅极绝缘层 212上形成栅极214,并且在形成于栅极电极208的侧壁211上的覆 盖层210上形成的4册极绝纟彖层212上或其附近形成4册极214,如图2 所示。栅极214具有一对侧向相对的侧壁216,所述一对侧向相对的 侧壁216隔开定义晶体管200的栅极长度(Lg)的距离。在本发明的实 施例中，4册极214的侧向相对的側壁216在垂直于半导体主体208的 侧向相对的侧壁211的方向延伸。栅极214可以由任何适当的栅极材 料形成。在本发明的实施例中，栅极214包括掺杂至浓度在lxl()"至 lxlO"原子/cn^之间的多晶硅薄膜。对于n型器件，栅极214可以掺 杂为n型导电性，而对于p型器件，掺杂为p型导电性。在本发明 的实施例中，栅极可以是金属栅极。在本发明的实施例中，栅极214 由金属薄膜形成，所述金属薄膜具有适合于(tailored for)n型器件 的逸出功，诸如3. 9电子伏至4. 2电子伏之间的逸出功。在本发明的 实施例中，栅极214由金属薄膜形成，所述金属薄膜具有适合于 (tailored for) p型器件的逸出功，诸如4. 9电子伏至5. 2电子伏之 间的逸出功。在本发明的实施例中，栅极214由具有4.6至4. 8电子 伏之间的中间能阶(midgap)逸出功的材料形成。中间能阶逸出功对当 半导体主体20S和覆盖层210是本征半导体薄膜时的应用是理想的。 下面将指出，栅极214不必是单一材料的，可以是薄膜组合堆叠，
诸如(但不限于)多晶硅/金属电极或金属多晶硅电极。
晶体管200具有一对在半导体主体208上以及在栅极214的侧 向相对的侧壁216的相对的两侧上的覆盖层上形成的源极/漏极区 域，如图2所示。当形成n型器件时，源极/漏极区域218摻杂为n 型导电性，而当形成p型器件时，摻杂为p型导电性。在本发明的 实施例中，源极/漏极区域具有lxlO"至1xlO"原子/cr^之间的掺杂 浓度。源极/漏极区域218可以由均匀的浓度形成，或者可以包括不 同浓度的或不同掺杂分布的子区域，诸如触点(tip)区域(例如，源极 /漏极扩展)。在本发明的实施例中，当晶体管200是对称的晶体管时， 源极和漏极区域将具有相同的掺杂浓度分布。在本发明的实施例中， 晶体管200是不对称晶体管，源极区域和漏极区域可以改变，以便 获得特定的电气特性。
半导体主体208和覆盖层210的位于源极/漏极区域216之间并 且在栅极214之下的所述部分形成晶体管的沟道区域。所述沟道区 域也可以定义为半导体主体208和覆盖层21G的被栅极214包围的区 域。源极/漏极区域一般通过例如扩散略微扩展到栅极下面，以便形 成略^敬小于栅极长度(Lg)的沟道区域。当晶体管300"导通"时，在器 件的沟道区域中形成反型层，所述反型层形成导电沟道，使电流能 够在源极/漏极区域340之间流动。在半导体主体208的侧壁211上 的覆盖层表面上以及在半导体主体208的顶面209上的覆盖层的表面 上形成反型层或导电沟道。
通过提供在3个侧面上包围半导体主体208和覆盖层210的栅 极绝缘层212和栅极214,所述非平面晶体管具有以下特征所述非 平面晶体管具有3个沟道和3个栅极，其中一个栅极(G1)延伸在半导 体主体208的一个侧面211上的源极/漏极区域之间，第二栅极(G2) 延伸在半导体主体208的顶面209上的源极/漏极区域之间，而第三 栅极(G3)延伸在半导体主体208的侧壁211上的源极/漏极区域之间。 晶体管200的栅极的"宽度"(Gw)是3个沟道区域的和。就是说，晶体管200的栅极宽度等于半导体主体208的高度加上侧壁211的顶面上 覆盖层的厚度、加上半导体主体208的宽度、加上半导体主体的两 侧211中的每一侧上覆盖层的厚度、加上半导体主体208的顶面209 上覆盖层210的厚度。可以利用由单个栅极包围的多个半导体主体208 和覆盖层获得"宽度"较大的晶体管，诸如在图31中图解说明的。
尽管在图2中图解说明了三栅极晶体管200,但是本发明同样地 可以应用于其它非平面晶体管。例如，本发明可以应用于"finfet"或 双栅极晶体管或仅仅在半导体主体的相对的两側上形成两个栅极。 另外，本发明可应用于"omega"栅极或环绕栅极器件，其中栅极环绕 半导体主体以及在半导体主体的一部分的下面。可以通过包括在半
导体主体208上形成的覆盖层210来改善"finfet"器件和"omega"器 件的性能，并以此增强器件内载流子的迁移率。下面将指出，非平 面器件是一种这样的器件，当"导通"时，在垂直于基片平面的方向上 形式导电沟道或导电沟道的一部分。非平面晶体管也可以是一种这 样的器件，其中既在水平方向又在垂直方向形成导电沟道区域。
图3A-31图解说明按照本发明实施例的具有应变增强迁移率的 非平面体晶体管的形成方法。首先，如图3A所示，提供半导体基片
300。在本发明的实施例中，半导体基片300是单晶硅基片。基片300 不必是硅基片，而可以是其它类型的基片，诸如硅锗基片、锗基片、 硅锗合金、砷化镓、InSb和GaP。在本发明的实施例中，半导体基片 300是本征(亦即，未掺杂的)硅基片。在本发明的其他实施例中，半 导体基片300掺杂至浓度在lxlO"至lxlO"原子/cn^之间的p型导电 性或n型导电性。接着，在基片300上形成具有掩模部分302的掩模， 所述掩模部分302用于形成各隔离区，如图3A所示。在本发明的实 施例中，所述掩模是抗氧化掩模。在本发明的实施例中，掩模部分302 包括薄的衬垫氧化层304和较厚的氮化硅或抗氧化层306。掩模部分 302在基片300限定要在其中形成晶体管体的有源区308。掩模部分 302可以通过淀积衬垫氧化层，然后在基片300上面形成衬垫氮化
层而形成。接着，使用众所周知的光刻法技术，对要在其中形成掩
模部分302的位置上面的光刻胶掩模层进行遮蔽、曝光和显影。然 后与所形成的光刻胶掩模对准，蚀刻氮化物薄膜306和衬垫氧化层 304,以便形成掩^t部分302，如图3A所示。
在本发明的实施例中，掩模部分302具有宽度(W1)，宽度(W1) 是最小宽度或最小特征尺寸(亦即，关键尺寸(CD)),可以在制造晶体 管时利用光刻法来形成宽度(W1)。另外，在本发明的实施例中，各掩 模部分302彼此隔开距离Dl,距离Dl是在制造过程中可以利用光刻 法限定的最小距离。就是说，掩模部分302具有可以是可靠的并能 利用制造晶体管用的光刻法处理达到的最小尺寸并彼此隔开最小尺 寸(亦即，关键尺寸)。这样，将掩模部分302定义为具有能够利用制 造晶体管用的光刻工艺过程实现的最小尺寸和最大密度。
在本发明的实施例中，掩模部分302具有厚度(Tl),所述厚度(Tl) 等于或大于随后形成的半导体主体所要求的厚度或高度。
接着，如图3B所示，以与掩模部分302的外边缘对齐的方式蚀 刻半导体300的各曝露部分，以便形成沟槽开口 310。将所述沟槽开 口蚀刻到足以将相邻的晶体管彼此隔离的深度。
接着，如图3C所示，用绝缘层312填充沟槽，以便在基片300 中形成浅沟槽隔离(STI)区域312。在本发明的实施例中，所述绝缘 层是通过首先在沟槽310的侧壁底部生长薄的衬垫氧化物而形成的。 接着，例如，通过利用高密度等离子体(HDP)化学气相淀积处理，在 衬垫氧化物上面覆盖淀积氧化物绝缘层，来填充沟槽312。还将在掩 模部分302的顶部上形成填充绝缘层。然后可以通过例如化学机械 抛光从掩模部分302的顶部除去填充绝缘层。继续所述化学机械抛 光处理直到掩模部分302的顶面露出，使浅槽隔离区312的顶面基本 上与掩模部分302的顶面同平面为止，如图3C所示。
尽管浅槽隔离区用于本发明是理想的，但是也可以利用其它众 所周知的隔离区和技术，诸如硅的局部氧化(LOCOS)或凹槽LOCOS。
接着，如图3D所示，从基片300除去掩模部分302,以便形成 半导体主体开口 314。首先，利用蚀刻剂除去氮化硅部分306,所述 蚀刻剂把抗氧化部分或氮化硅部分306蚀刻掉，而基本上不蚀刻隔 离区312。除去氮化硅部分306之后，除去村垫氧化物部分304。例 如，可以利用包括氟氬酸(HF)的湿蚀刻剂除去衬垫氧化物部分304。 除去掩模部分302形成具有基本上垂直的侧壁的半导体主体开口或 沟槽314。所述垂直侧壁使半导体主体能够在沟槽内生长，并限于其 中，以便能够形成带有几乎垂直的侧壁的半导体主体。
接着，如图3E所示，在开口 314中形成半导体主体薄膜316, 如图3E所示。在本发明的实施例中，半导体主体薄膜316是外延半 导体薄膜。在本发明的实施例中，当需要应变增强半导体器件时， 由单晶半导体薄膜形成半导体薄膜，所述单晶半导体薄膜具有与在
其上生长该单晶半导体薄膜的底层半导体基片的不同的晶格常数或 不同的晶格尺寸，使得所述半导体薄膜处于应变下。在本发明的实 施例中，单晶硅薄膜316具有比底层半导体基片300大的晶格常数或 晶格尺寸。在本发明的实施例中，单晶半导体薄膜316具有比底层 半导体基片300小的晶格尺寸或常数。
在本发明的实施例中，半导体薄膜316是在硅单晶基片300上 选择性地生长的外延硅锗合金薄膜。可以利用包括二氯硅烷(DCS)、 H2、锗烷(GeH》和HCI的淀积气体选择性地在外延反应器中生长硅锗 合金。在本发明的实施例中，硅锗合金包括5-40%之间的锗，而理想 的是15-25%之间的锗。在本发明的实施例中，外延半导体薄膜316 是在硅基片300上形成的单晶硅碳合金。把单晶半导体薄膜316淀积 至半导体主体的厚度所要求的厚度。在本发明的实施例中，把单晶 半导体薄膜316生长或淀积至小于隔离区312顶面的高度的厚度。这 样，隔离区312限定沟槽内的半导体薄膜316,使得形成带有几乎垂 直侧壁的半导体薄膜。作为另一方案，可以在基片300上面覆盖淀 积包括沟槽314内和隔离区312顶部上的半导体薄膜316,然后对其
进行深抛光(polish back),以便从隔离区顶部除去半导体薄膜316, 只剩下在沟槽314内的半导体薄膜316，如图3E所示。
在本发明的实施例中，半导体薄膜316是未掺杂的或本征半导 体薄膜。在本发明的实施例中，制造p型器件时，把半导体薄膜316 掺杂至浓度在1xlO"至lxlO"原子/cn^之间的n型导电性。在本发明 的实施例中，制造n型器件时，把半导体薄膜316掺杂至浓度在lx1016 至lxlO"原子/cn^之间的p型导电性。可以在"原位"处理中的淀积过 程中通过在淀积处理气体混合物中包括掺杂剂气体来对半导体薄膜 316进行掺杂。作为另一方案，可以随后通过例如离子注入或热扩散 来对半导体薄膜316进行掺杂，以便形成掺杂半导体薄膜316。
接着，深蚀刻隔离区312或使之凹进，以便暴露半导体薄膜316 的侧壁320，并以此形成半导体主体318,如图3F所示。半导体主体 318具有几乎垂直的侧壁320，因为在淀积过程中半导体薄膜316侧 向被隔离区312限制。利用不明显蚀刻半导体薄膜316的蚀刻剂深蚀 刻隔离区312。当半导体薄膜316是硅或硅合金时，可以利用包括HF 的湿蚀刻剂使隔离区312凹进。在本发明的实施例中，深蚀刻隔离 区至这样一个水平，使得它们基本上与在半导体基片300上形成的 有源区308的顶面同平面，如图3F所示。
接着，如图3G所示，在半导体主体318的顶面319和侧壁320 上形成半导体覆盖层322。半导体覆盖层322是单晶半导体薄膜。在 本发明的实施例中，半导体覆盖层322是由具有不同于半导体主体318 的晶格常数或尺寸的材料形成的。在本发明的实施例中，半导体覆 盖层322是单晶硅薄膜。在本发明的实施例中，半导体覆盖层322是 在硅锗合金体318上形成的单晶硅薄膜。在本发明的实施例中，半 导体覆盖层322是在硅碳合金半导体主体318上形成的单晶硅薄膜。 可以利用包括DCS、 HCI和H2的处理气体选择性地在外延淀积反应器 中淀积单晶硅覆盖层322。在本发明的实施例中，这样形成半导体覆 盖层322,使得其厚度小于在半导体覆盖层322内导致显著弛豫的数
量。在本发明的实施例中，这样形成半导体覆盖层322,使得其厚度
在晶体管"导通"时足以在覆盖层内形成整个反型层。在本发明的实施
例中，这样形成半导体覆盖层322,使得其厚度在50-300A之间。在 本发明的实施例中，半导体覆盖层322是未掺杂的或本征半导体薄 膜。在本发明的实施例中，在形成p型器件时把半导体覆盖层322掺 杂成lxlO"至lxlO"原子/ci^之间的n型导电性，而当形成n型器件 时，掺杂至lxlO"至lxlO"原子/cn^之间的p型导电性。在本发明的 实施例中，半导体覆盖层322在原位淀积处理中掺杂。作为另一方 案，可以通过其它众所周知的技术，诸如通过离子注入或固态源扩 散来对覆盖层322进行掺杂。
接着，如图3H所示，在形成于半导体主体318的侧壁320上的 覆盖层322上形成栅极绝缘薄膜324，并且在形成于半导体主体318 的顶面319上覆盖层322上形成栅极绝缘薄膜324,如图3H所示。 在本发明的实施例中，栅极绝缘层324是生长栅极绝缘层，诸如(但 不限于)二氧化硅层、氮氧化硅层或它们的组合。可以利用众所周知 的干/湿氧化处理在半导体覆盖层上生长氧化硅或氮氧化硅层。当生 长栅极绝缘层324时，将仅仅在包含诸如覆盖层322等区域的半导体 上而不在隔离区312上形成栅极绝缘层324。作为另一方案，栅极绝 缘层324可以是淀积绝缘层。在本发明的实施例中，栅极绝缘层324 是高K栅极绝缘层，诸如金属氧化物绝缘层，诸如(但不限于)氧化 铪、氧化锆、氧化钽和氧化钛。可以通过众所周知的技术(诸如化学 气相淀积或賊射淀积)淀积高K氧化物绝缘层。当淀积栅极绝缘层324 时，还将在隔离区312上形成栅极绝缘层324。
接着，如图3H所示，在基片300上面覆盖淀积栅极材料326, 使得栅极材料326淀积在栅极绝缘层324上并围绕栅极绝缘层324。 就是说，在形成于半导体主体318的顶面上的覆盖层322上形成的栅 极绝缘层324上淀积所述栅极材料，并且在形成于半导体主体318的 侧壁320上的覆盖层322上或其附近形成所述栅极材料。在本发明的实施例中，栅极材料326是多晶硅。在本发明的实施例中，栅极材 料326是金属薄膜。在本发明的实施例中，栅极材料326是具有适合 于n型器件的逸出功的金属薄膜，而在本发明的实施例中，栅极材 料是具有适合于P型器件的逸出功的金属薄膜。这样形成栅极材料 326，使得其厚度足以完全覆盖或包围半导体主体318、覆盖层322 和栅极绝缘层324,如图3H所示。
接着，如图31所示，通过众所周知的技术使栅极材料326和栅 极绝缘层324具有图案，以便形成栅极电极330和栅极绝缘层328。 可以利用众所周知光刻法和蚀刻技术使栅极材料326和栅极绝缘层 324具有图案。栅极电极330具有一对侧向相对的侧壁332,它们定 义所述器件的栅极长度。在本发明的实施例中，侧向相对的侧壁332 在垂直于半导体主体318的方向上延伸。尽管图中示出用于形成柵 极电极330的腐蚀法，但是其它众所周知的技术，诸如置换栅极处 理都可以用来形成栅极电极330。
接着，还如图31所示，在栅极电极330的相对的两侧，在覆盖 层332和半导体主体318中形成一对源极/漏极区域340。形成n型 器件时，可以把源极/漏极区域形成为具有lxlO"至1xl0"原子/cm3 之间浓度的n型导电性。在本发明的实施例中，形成p型器件时， 可以把源极/漏极区域形成为具有lxlO"至lxlO"原子/c^之间浓度 的p型导电性。任何众所周知的技术，诸如离子注入或热扩散，都 可以用来形成源极/漏极区域。 -使用离子注入时，栅极电极可以用来 把晶体管的沟道区域与离子注入处理隔开，从而使源极/漏极区域340 与栅极电极330自对准。另外，必要时源极/漏极区域可以包括子区 域，诸如源极/漏极扩展和源极/漏极触点区域。包括垫片形成的众 所周知的工艺过程可以用来形成所述子区域。另外，必要时可以在 源极/漏极区域340上和在栅极电极330的顶部上形成硅化物，以便 进一步减小电接触电阻。这便完成了具有应变增强迁移率的非平面 体晶体管的制造。
众所周知的"后端"技术可以用来形成金属触点、金属化层和夹
层介质，以便使不同的晶体管互联在一起，变成功能集成电路，诸 如微处理器。
本发明宝贵的方面是覆盖层增大了晶体管的栅极宽度。这样， 可以用最小特征尺寸和间隔来形成半导体主体，然后可以在按最小 尺寸限定的半导体主体上并围绕它形成覆盖层，以便增大器件的栅 极宽度。这增大了器件的单位面积的电流，改善器件的性能。在按 最小尺寸限定和隔开的特征上形成覆盖层把按最小尺寸彼此隔开的 所述主体之间的距离减小到小于所述关键尺寸或者小于利用用来形 成所述器件的光刻工艺过程可实现的尺寸。这样，覆盖层的形成使 每一个半导体主体能够实现较大的栅极宽度，同时仍旧利用所述最
小关键尺寸(CD)和间隔来限定所述主体。利用覆盖层来增大栅极宽度 即使在不要求或要求应力增强迁移率的用途上也是宝贵的。本发明 的实施例本身包括这样的用途，例如，其中在以最小尺寸彼此隔开 的硅主体上形成硅覆盖层，以便增大所制造的晶体管的栅极宽度。 另外，使用覆盖层来增禾单位面积的栅极宽度在非体器件中，诸如 在绝缘的基片(诸如在绝缘体基外延硅(SOI)基片)上形成的三栅极或 非平面器件中也是有用的。
在本发明各实施例中，半导体薄膜的堆叠(亦即，体半导体300、 半导体主体318和覆盖层322)是设计来在覆盖层322中产生高应变 的，这使载流子迁移率激烈增大。图5图解说明块硅单晶硅基片、 硅锗合金半导体主体320和硅覆盖层322如何可以在硅覆盖层322中 产生高的拉应力。当在单晶基片300 (图3E)上生长外延硅锗合金薄膜 316时，硅锗薄膜318的平行于硅单晶基片300的表面的平面502的 晶格常数与体硅基片300的硅晶格匹配。由于硅锗外延薄膜316的四 边形畸变的缘故，硅锗合金316的垂直于硅基片表面的平面504的晶 格常数大于与硅基片300平行的平面502。 一旦使隔离区312凹进(图 3F)以便形成硅锗体318，顶部319上的硅锗晶格将膨胀，而两侧上
的晶格常数将由于自由表面的存在而收缩。 一般，硅锗合金318的 侧壁320上的晶格常数将大于硅锗合金的顶面319上的晶格常数，这 将大于硅单晶基片上硅锗合金的晶格常数。当在应变硅锗合金(图3G) 上生长硅覆盖层322时，硅锗合金318将把它的延长的垂直晶胞尺寸 504强制加在硅覆盖层322已经较小的晶胞尺寸上，在SiGe主体318 的侧壁上产生正交的应变硅覆盖层322。因而，在硅锗合金的侧壁322 上形成的硅覆盖层将呈现相当大的拉伸应变和在硅锗合金的顶面319 上较低的但是显著的拉伸应变。在硅覆盖层322产生的应变是在垂 直于流入器件的电流的方向上的。
图4A-4C图解说明形成具有应变增强迁移率的非平面体晶体管 的方法，其中这样形成覆盖层，使得在半导体主体的顶面上比在侧 壁上厚。如在图4A图解说明的，在隔离区312之间生长半导体主体 薄膜316,如参照图3E所描述的。但是，在所述实施例中，在使隔 离区312凹陷之前在半导体主体316上生长覆盖层的第一部分410。 在本发明的实施例中，形成比半导体主体318所需的厚的氮化硅层 306,以便提供附加的空间，使得能够在沟槽310内生长半导体覆盖 层的第一部分410。这样，可以把覆盖层410的第一部分限制在隔离 区312内。形成覆盖层的第一部分410之后，使隔离区312凹进，如 上面所描述的，以便形成具有在顶面上形成的覆盖层410的半导体 主体318,如图4B所示。接着，如图4C所示，在半导体主体318的 侧壁320上并且在形成于半导体主体320的顶面319上的覆盖层的第 一部分410上生长所述覆盖层的第二部分412。在本发明的实施例中， 这样形成半导体覆盖层410，使得其厚度基本上等于覆盖层412的第 二部分的厚度。这样，当形成基本上正方形的半导体主体318时， 半导体主体318加上覆盖层将仍旧提供一个基本上正方形的覆盖体。 接着，如在图3H和31图解说明的，可以继续进行处理，以便完成具 有应变增强迁移率的非平面体晶体管的制造。
权利要求
1.一种半导体器件包括半导体基片上的半导体主体，所述半导体主体具有顶面和侧向相对的侧壁；半导体覆盖层，它形成在所述半导体主体的所述顶面上和所述侧壁上；栅极绝缘层，它形成在所述半导体主体的所述顶面和所述侧壁上的所述半导体覆盖层上；栅极电极，它具有在所述栅极绝缘层上并围绕所述栅极绝缘层而形成的一对侧向相对的侧壁；以及在所述栅极电极的相对的两侧上，在所述半导体主体内形成的一对源极/漏极区域。
2. 如权利要求1所述的半导体器件，其中所述半导体覆盖层具有 拉应力。
3. 如权利要求2所述的半导体器件，其中所述半导体覆盖层在所 述半导体主体的所述侧壁上具有比在所述半导体主体的所述顶面上大 的4立应力。
4. 如权利要求2所述的半导体器件，其中所述源极/漏极区域具 有n型导电性。
5. 如权利要求1所述的半导体器件，其中所述半导体基片是硅基 片，其中所述半导体主体是硅锗合金，并且其中所述半导体覆盖层是 硅薄膜。
6. 如权利要求1所述的半导体器件，其中所述半导体覆盖层具有 压应力。
7. 如权利要求6所述的半导体器件，其中所述半导体覆盖层在所
8. 如权利要求6所述的半导体器件，其中所述半导体基片是单晶 硅基片，其中所述半导体主体包括硅碳合金，并且其中所述半导体覆 盖层是硅薄膜。
9. 如权利要求l所述的半导体器件，其中所述半导体基片是硅基 片，其中所述半导体主体是硅体，并且其中所述半导体覆盖层是硅覆。
10. —种半导体器件包括硅锗体，它形成在硅单晶基片上，所述硅锗体具有顶面和一对侧 向相对的侧壁；硅薄膜，它形成在所述硅锗体的所述顶面和所述侧壁上；栅极绝缘层，它形成在所述半导体主体的所述顶面上的所述硅薄 膜上和所述半导体主体的所述侧壁上的所述硅薄膜上；栅极电极，它具有在所述栅极绝缘层上并围绕所述栅极绝缘层而 形成的一对侧向相对的侧壁；以及在所述栅极电极的相对的两側上，在所述半导体主体内形成的一 对源极/漏极区域。
11. 如权利要求10所述的半导体器件，其中这样形成所述硅薄侧壁上厚。
12. 如权利要求10所述的半导体器件，其中所述硅薄膜具有 50-300A之间的厚度。
13. 如权利要求10所述的半导体器件，其中所述硅锗合金包括 5-40°/。之间的锗。
14. 如权利要求U所述的半导体器件，其中所述硅锗合金包括大 约15-25%的锗。
15. 如权利要求10所述的半导体器件，其中所述源极/漏极区域 具有n型导电性。
16. —种半导体器件包括硅碳合金体，它形成在硅单晶基片上，所述硅碳合金体具有顶面和 一对侧向相对的側壁；硅薄膜，它形成在所述硅碳合金体的所述顶面和所述侧壁上； 栅极绝缘层，它形成在所述硅碳合金体的所述顶面的所述硅薄膜 上和所述硅碳合金体的所述侧壁上的所述硅薄膜上；栅极电极，它具有在所述栅极绝缘层上并且围绕所述栅极绝缘层 而形成的一对侧向相对的侧壁；以及在所述栅极电极的相对的两侧，在所述半导体主体内形成的 一对 源极/漏才及区域。
17. 如权利要求16所述的半导体器件，其中将所述硅薄膜形成到 50-300A之间的厚度。
18. 如权利要求17所述的半导体器件，其中所述硅薄膜具有 50-300A之间的厚度。
19. 如权利要求16所述的半导体器件，其中所述源极/漏极区域 具有p型导电性。
20. —种形成半导体器件的方法包括在半导体基片中形成一对隔离区，所述一对隔离区在所述半导体 基片中在所述一对隔离区之间限定有源基片区，所述隔离区延伸在所 述基片上面；在所述半导体基片的所述有源区上，在所述 一 对隔离区之间形成半导体薄膜；对所述隔离区进行深蚀刻，以便由所述半导体薄膜形成半导体主体，其中所述半导体主体具有顶面和一对侧向相对的侧壁；在所迷半导体主体的所述顶面和所述側壁上形成半导体覆盖层；在形成于所述半导体主体的所述顶面的所述侧壁上的所述覆盖 层上面形成栅极绝缘层；形成栅极电极，所述栅极电极具有在所述栅极绝缘层上并围绕所 述栅纟及绝缘层的一对侧向相对的侧壁；以及在所述栅极电极的相对的两侧，在所述半导体主体内形成一对源 极/漏极区域。
21. 如权利要求20所述的方法，其中所述半导体薄膜是选择性地 从所述半导体基片的所述有源区生长的。
22. 如权利要求20所述的方法，其中所述覆盖层是选择性地从所 述半导体主体生长的。
23. 如权利要求20所述的方法，其中利用湿蚀刻剂对所述隔离区 进行深蚀刻。
24. 如权利要求20所述的方法，其中所述半导体覆盖层具有拉应力。
25. 如权利要求24所述的方法，其中所述半导体覆盖层在所述半 导体主体的所述侧壁上比在所述半导体主体的所述顶面上具有较大的拉应力。
26. 如权利要求24所述的方法，其中所述源极/漏极区域具有n 型导电性。
27. 如权利要求20所述的方法，其中所述半导体基片是硅基片， 其中所述半导体主体是硅锗合金，并且其中所述半导体覆盖层是硅。
28. 如权利要求20所述的方法，其中所述半导体覆盖层具有压应力。
29. 如权利要求28所述的方法，其中所述半导体覆盖层在所述半 导体主体的所述侧壁上比在所述半导体主体的顶面上具有较大的压应 力。
30. 如权利要求28所述的方法，其中所述半导体基片是单晶硅基 片，其中所述半导体主体包括硅碳合金，并且其中所述半导体覆盖层 是外延硅。
31. 如权利要求28所述的方法，其中所述源极/漏极区域具有p 型导电性。
32. —种形成半导体器件的方法包括 在半导体基片中形成一对彼此隔开的隔离区，所述彼此隔开的隔 离区在所述基片中限定有源基片区，其中所述隔离区在所述有源基片区上面延伸；在所述隔离区之间在所述基片的所述有源区上形成半导体薄膜；在所述隔离区之间在所述半导体薄膜的所述顶面上形成第一覆 盖层;对所述隔离区进行深蚀刻，以便形成具有带有所述第一覆盖层的顶面和 一 对侧向相对的侧壁的半导体主体；在所述半导体主体的所述顶面上的所述笫一覆盖层上以及在所述半导体主体的所述侧壁上形成第二覆盖层；在所述半导体主体的所述第一覆盖层上的所述第二覆盖层上以 及在所述半导体主体的所述侧壁上的所述笫二覆盖层上形成栅极绝缘层；在所述栅极绝缘层上并围绕所述栅极绝缘层形成具有 一对侧向 相对的側壁的栅极电极；以及在所述栅极电极的相对的两侧，在所述半导体主体内形成一对源 极/漏极区域。
33. 如权利要求32所述的方法，其中所述第一和第二覆盖层是外 延硅，并且其中所述半导体主体是硅锗合金，并且其中所述半导体基 片是硅单晶基片。
34. 如权利要求32所述的方法，其中所述第一和笫二覆盖层是外 延硅，其中所述半导体主体是硅碳合金，并且其中所述半导体基片是 硅单晶基片。
35. 如权利要求32所述的方法，其中所述第一和第二半导体覆盖 层具有拉应力。
36. 如权利要求32所述的方法，其中所述第一和笫二半导体覆盖 层具有压应力。
37. 如权利要求32所述的方法，其中所述半导体薄膜具有不同于所述半导体基片的晶格结构，使得所述半导体薄膜具有在其中形成的 应力。
38. —种形成半导体器件的方法包括在基片上形成第一半导体主体和第二半导体主体，所述第一和所 述第二半导体主体各自具有顶面和一对侧向相对的侧壁，所述第一半 导体主体和所述第二半导体主体相隔一段距离；在所述第一和所述第二半导体主体的所述侧壁和所述顶面上形 成半导体覆盖层；在所述第 一和所述第二半导体主体的所述顶面和所述侧壁上形成栅极绝缘层；以及在所述第一和第二半导体主体的所述顶面上的所述栅极绝缘层 上以及在所述第一和第二半导体主体的所述侧壁上的所述栅极绝缘层 旁边形成栅极电极。
39. 如权利要求38所述的方法，其中利用光刻工艺过程限定所述 半导体主体，并且其中隔开所述笫 一和笫二主体的所述距离是所述光 刻工艺过程可以达到的最小尺寸。
40. 如权利要求39所述的方法，其中所述第一和第二半导体主体具有等于所述光刻工艺过程可以限定的最小尺寸的宽度。
41. 如权利要求38所述的方法，其中所迷半导体主体是外延硅薄膜并且其中所述半导体覆盖层是外延硅薄膜。
42. 如权利要求38所述的方法，其中所述半导体主体是外延硅锗 合金薄膜并且其中所述半导体覆盖层是外延硅薄膜。
全文摘要
一种具有应变增强迁移率的三栅极体晶体管及其制造方法。本发明是一种具有应变增强迁移率的非平面晶体管及其制造方法。所述晶体管具有在半导体基片上形成的半导体主体，其中半导体主体具有侧向相对的侧壁上的顶面。在半导体主体的顶面和侧壁上形成半导体覆盖层。在半导体主体顶面上的半导体覆盖层上形成栅极绝缘层，并且在半导体主体的侧壁上的覆盖层上形成栅极绝缘层。在栅极绝缘层上及其周围形成具有一对侧向相对的侧壁的栅极电极。在栅极电极的相对的两侧，在半导体主体内形成一对源极/漏极区域。
文档编号H01L29/786GK101189730SQ200580009823
公开日2008年5月28日 申请日期2005年3月28日 优先权日2004年3月31日
发明者N·林德尔特, S·M·切亚 申请人:英特尔公司