应力引入间隔层的制作方法

专利名称：应力引入间隔层的制作方法
技术领域：
本发明涉及用于提高器件性能的半导体器件的创造性的制造方法，并涉及由此所得到的独特的高性能器件结构。具体地，通过器件制造期间在器件衬底中结构性地施加张力和压缩力，本发明提高了FET器件中的电荷迁移率。
背景技术：
在半导体器件设计领域中，现已知器件衬底内的机械应力能调节器件性能。各应力张量分量不同地影响着PFET和NFET的器件特性。以前利用应力增强的改进往往集中在实际的性能环境之外的一种或其它类型的器件，例如在IC芯片中。为了使IC芯片内的PFET和NFET性能最佳，应力分量需要被有差别地但同时地设计和施加。最佳的应力设计是相对于沟道电流的方向，对于pFET为纵向的压缩(力)以及横向的张力，而对于nFET为两个方向中的张力。在本发明中，我们展示了以下方法和结构在常规的FET结构中使用间隔层(spacer，间隔物)对nFET引入纵向张应力(拉应力)，同时将纵向压缩应力施加在pFET器件上，并在绝缘体上硅(“SOI”)结构上选择性地采用淀积层。沿沟道中运送的电流或电荷的相同轴引入纵向应力。采用间隔层很难在横向中施加应力，因此在该方向我们没有受益。然而，由于利用应力引入间隔(物)和层可以使应力引入分量更靠近器件的优点，相对于上面提到的专利申请中提出的隔离材料或STI(浅沟槽隔离)应力措施，可以改进应力调节。本发明的方法和结构的一个优点是同时提高了nFET和pFET的器件性能。
Ito等人(IEDM，2000)使用器件完全构成之后淀积的蚀刻阻止氮化物叠层(superlayer)施加应力。此外，这里的膜本身具有内在的双向应力，他们从压缩力调节到张力。他们发现当膜处于张力时，nFET性能提高，而pFET的性能降低。他们发现对于压缩力正好相反，即nFET性能降低，而pFET的性能提高。他们不能同时提高nFET和pFET的性能。而且，由于膜完全位于器件之上，特别是与器件相邻的材料相比时，向下转移到硅内的应力有些小。
在上面提到的题目为“Isolation Structures for Imposing StressPatterns”的申请中，我们展示了如何通过隔离(优选例使用STI)调节施加在硅上的应力。其中一个实施例建议在nFET和pFET的适当区域中使用具有不同固有应力和不匹配的膨胀系数的材料以调节引入的应力。在另一实施例中，我们讨论了如何如pFET纵向所需要的，通过经由氮化物衬里中的开口进行氧化增加压缩应力，同时保持源自固有的和热不匹配性质的所有张应力(在pFET的横向中和nFET的横向+纵向中)。在这两个新的公开之前，使用机械应力提高器件性能的所有在先已知解决方案和方法既没有同时改进nFET和pFET，也没有教导各器件隔离结构及制备它们的方法。在本说明书中，我们使用通过间隔层并通过处理(例如氧化等)选择性地淀积在SOI结构上的硅隔离衬里而引入的应力来影响在器件上的应力效果。我们也显示了如何调节用于pFET和nFET的应力，使应力效果更接近器件。

发明内容
在本发明中，我们展示了对NFET施加张应力同时对PFET器件施加纵向压缩应力的方法和结构。该结构及单独制备各器件的方法也是独一无二的。公开的其它的实施例介绍了通过使用构图和氧化的隔离衬里在pMOSFET的沟道中选择性地引入应变力的结构和形成方法。本发明的特定实施例依靠隔离区中构图和氧化的硅衬里或栅极侧壁上间隔层的体积膨胀，在相邻的pMOSFET的沟道中选择性地引入适当的应变。氧化的硅衬里在SOI岛中引入了弯曲力矩，从而产生集中在沟道中心的压缩应力。通过改变硅衬里的厚度或者另一实施例中描述的结构和形成方法可以调整PFET的纵向分量上的压缩应力，在所述另一实施例中使用有源区侧壁上的构图并氧化的间隔层在pFET器件上引入纵向压缩应力。通过使用构图并氧化的间隔层，与仅使用STI填充相比，施加的应力更靠近器件，从而显著提高了调节应力的能力。这里，还显示出本发明的结构对不需要改变应力的相邻器件上引入应力的影响可忽略不计。
这些方法和结构的主要优点在于它们提高了器件性能。另一优点是该方法用于在公共衬底上同时制备NFET和PFET，其中设计每个器件使用应力引入间隔层和隔离衬里以提高性能。其次的优点为单独器件的形成方法和结构，借助应力引入间隔层和衬里提高了性能。
本发明的一个目的是提高NFET、PFET以及同时NFET和PFET二者的器件性能。本发明的另一目的是可以容易地结合到目前的制造工艺内。本发明的再一目的是可以在体硅、绝缘体上硅(“SOI”)以及应变硅结构中制备。本发明的还有一个目的是提供改进的器件，该器件可以结合到目前廉价的工艺中，以便显著地提高器件性能。
本发明包括一种用于NFET和PFET器件的间隔层结构。用于NFET器件的间隔层区内含有第一间隔层材料，该材料在纵向对NFET器件施加第一类型的机械应力。用于PFET器件的间隔层区在相同的纵向对PFET器件施加反向的机械应力。间隔层区可以包括类似或不同的间隔层材料。通常，机械应力为张力或压缩力。
在另一方面，本发明包括一种NFET和PFET器件的制备方法。该方面包括在NFET栅极的侧壁上形成间隔层区。另一间隔层形成在PFET栅极的侧壁上。选择这些间隔层区中的间隔层材料，以在纵向(与器件的沟道电流的方向相同的轴)对NFET器件施加第一类型的机械应力，在纵向对PFET器件施加另一类型的机械应力。
在另一方面，本发明包括形成在衬底中的源和漏区。该衬底在每个源和漏区之间具有沟道区。与沟道区相邻的栅极区通过沟道区控制导通。与栅极区选定侧相邻的应力引入间隔层材料将应力，即张力或压缩力至少传递到衬底的沟道区。
在另一方面，本发明包括具有制备FET和/或器件制造中使用的多个受应力的SOI区和多个未受应力的SOI区的IC芯片，以及在IC芯片上制备FET和/或器件制造中使用的多个受应力的SOI区和多个未受应力的SOI区的方法。IC芯片上的FET器件包括仅在应力的SOI区端部上的应力引入层。作为单独的IC制备步骤淀积应力引入层。然后将该应力引入层暴露到例如气体等预先选择的试剂中，以便改变应力引入层，例如使其膨胀，该应力引入层然后在SOI区中传播纵向机械应力。
结合附图，在下面本发明的当前优选实施例的详细说明中，本发明的其它特征和优点将变得很显然。


图1为PFET和NFET的剖面图，示出了希望的应力状态。
图2示出了栅极侧壁间隔层结构的剖面图。
图3示出了对于图2的器件轮廓的由固有的张力间隔层引入的应力等强线(contour)。
图4a-b示出了在公共衬底上制备NFET和PFET的示例性的创造性工艺，其中每个NFET和PFET上具有应力引入间隔层。
图5a-g示出了本发明的第三实施例。
图6示出了在第三实施例的PFET中沟道压缩应力的模拟。
图7a-b示出了本发明的第四实施例。
图7c示出了按照本发明形成的PFET的俯视图。
图8示出了第四实施例的PFET中模拟的沟道压缩应力。
具体实施例方式
如下面的图1所示，其中“C”表示衬底中引入的压缩应力，“T”表示衬底中引入的张应力，我们希望在nFET的栅极下的沟道区中施加纵向(沟道电流的方向)张应力，同时在PFET的相同区中施加纵向压缩应力。使用应力引入间隔层，其中从NFET上的栅极侧壁朝外的箭头示出了张力间隔层材料，而受间隔层材料影响的器件体区根据这里受到的引入应力进行标记。在PFET中显示出相反的效果。根据栅极下沟道中的需要，我们需要使用相同固有应力的间隔层。而引入的应力将相对不均匀并且它们作用的长度范围在3倍间隔层厚度的大小，由于间隔层现在很靠近器件，因此我们预期在器件调节中应力起重要的作用。这里的关键在于工艺允许两种不同的间隔层，一种用于PFET，一种用于NFET。
图2示出了图1中所示FET器件的通常结构的一部分。体衬底区被显示在图中的底部，而栅极端与一很薄的氧化层一起设置在衬底上，所述很薄的氧化层位于栅极和衬底之间。间隔层为与衬底和栅极端相邻的暗“L”形区。对于图2中所示的nFET器件结构，指示应力大小的纵向应力等强线显示在图3中，图3用于间隔层具有固有张应力的情况。离衬底上表面较近的应力等强线为较高应力值的等强线。这样就根据需要在栅极下产生张应力。对于相同固有张力间隔层的应力，其横向应力也是张力，但非常小，就器件特性而言，可以忽略应力的影响。对于pFET，当使用具有固有压缩应力的间隔层时，与图3相比，应力状态相反，然而，应力等强线的形状相同。由此得到用于pFET的纵向需要的压缩(力)，而在横向中可以忽略压缩应力。
在进一步介绍工艺和结构之前，我们首先分别考察用于nFET和pFET的可能的间隔层材料。例如，氮化膜可以容易地调节而具有从拉张到压缩范围的很高的固有应力。例如，如Ito等人(IEDM，2000)所示，可以将PECVD(等离子体增强化学汽相淀积)氮化物蚀刻阻止(stop)膜应力调节(通过改变淀积条件，例如SiH4/N2/He的流速、压缩力、HF功率以及电极间隙)在-1.4GPa和+0.3GPa之间。根据晶片曲率(curvature)技术所测量的，我们已能够通过调节淀积条件而在我们的氮化物中再现这些应力，并且能够在氮化物中产生-1.4GPa和+0.4GPa的固有应力。现已知LPCVD(低压化学汽相淀积)氮化物产生高达1.4GPa的张应力。现已知HDP(高密度等离子体)氧化物引入压缩应力，而TEOS可以施加张力。以下为可以用于通过PECVD产生压缩(力)SiN的举例条件。用于等离子体RF功率的标准参数为300瓦，通过将功率增加到900W，使用约5.75乇(torr.)的压力，在480C以及约395密耳(mils)的间距的条件下，可以获得具有约-1.6GPa压缩力的膜。通过PECVD产生张力SiN膜可以使用的条件为功率可以降低到约100W，压力约5.75乇，温度约480C，从而产生约+400MPa的膜。压力可以由约5.75乇增加到6.5乇，间距可以由395密耳增加到490密耳，在约480C的温度下产生约500MPa的膜。温度可以降低到380C以在膜中产生更多的张力。此外，可以使用热CVD工艺产生约1.4GPa的张力膜。由此，用于获取间隔层膜的适当应力的材料是容易得到的。
特别是就固有应力的观点来看，我们在nFET和pFET上得到两个单独且明显不同的应力间隔层的工艺步骤的一个例子显示在图4a-b中的步骤1-12中(应该注意这些图中的器件区和间隔层区没有按比例尺寸画出)从形成用于PFET和NFET的常规栅极叠层开始(1)，最好使用低温(380-480C)氧化物SiO2在露出的表面上施加保形的蚀刻阻止材料(2)。接下来，淀积压缩力SiN(3)，如上所述(负应力值，例如-1.6GPa)，以及在PFET上施加标准的抗蚀剂阻挡掩模(4)。下一步骤包括从NFET上蚀刻SiN(5)；除去阻挡掩模并再次淀积保形的蚀刻阻止层(6)。随后淀积张力SiN(7)，如上所述(正应力值，例如+500MPa)，然后在NFET上构图标准抗蚀剂阻挡掩模(8)。从PFET蚀刻张力SiN(9)，然后除去阻挡掩模并淀积保形的氧化物层(10)。然后，SiO2间隔层蚀刻被用于成形留在SiN侧壁上的氧化物间隔层(11)。最后，蚀刻SiN形成应力引入间隔层，如步骤12所示。步骤12得到完全对称的器件，是由于蚀刻间隔层在每侧留下用于pFET和nFET的相同底部(foot)长度。控制底部长度可以在某种程度上调节应力。
除了使用已知的应力引入材料HDP和TEOS之外，可以使用以上介绍的工艺实施本发明的另一实施例。在该第二实施例中，用淀积氮化物层代替淀积每个保形的氧化物层(2，6，10)，而用淀积HDP层代替淀积压缩(力)氮化物(3)，用淀积TEOS层代替淀积张力氮化物(9)。
本发明的第三实施例显示在图5a-g中，其中希望纵向压缩应力的位置被选择性地限定在侧壁衬里中。图5a示出了用标准晶片(本例中为SOI)的常规工艺形成的起始结构。使用本领域中公知的方法在晶片的表面上形成热焊盘氧化物和淀积的焊盘氮化物。接下来，如图5b所示，有源区(沟槽隔离)被构图并蚀刻到BOX。生长AA侧壁氧化物，并淀积薄SiN衬里。图5c示出了下一步，在其中保形地淀积薄非晶(不定形)或多晶硅层。此后如图5d所示，淀积和构图双层(bilayer)抗蚀剂，然而，对于浅的形貌(topography)，单层抗蚀剂也可以接受。在不希望加强应力的任何位置处，从这些器件上选择性地各向同性地蚀刻掉露出的Si衬里，如图5e所示。最后，如图5f所示，使用公知的方法剥离掉剩余的双层抗蚀剂。然后低温氧化Si衬里，以使回流造成的应力释放最小化。氧化的硅的体积膨胀在SOI岛中引入了弯曲力矩，由图中的向上和向内的箭头表示，导致SOI表面处(随后形成器件沟道处)的压缩应力。可以改变衬里厚度以调节该应力的大小。此外，可以使用除多晶或非晶硅之外的材料作为衬里，例如掺杂锗的硅或氮化硅。此外，在如下所述的氧化步骤之后的隔离材料的淀积和平面化可以在氧化步骤之前进行。图6示出了由阴影表示的应力区，施加在SOI区上和BOX层中，表明由于氧化的多晶间隔层的体积膨胀而在pMOSFET的沟道中产生强纵向压缩应力。该应力被适当地限制到所考虑的器件。本例中的SOI厚度约80nm。
备选的最终步骤包括对硅衬里进行RIE蚀刻形成随后被氧化的间隔层。该备选的工艺获得类似于SOI中的弯曲力矩，如图5g所示。在图5f和5g的结构之后通常进行的处理包括，STI填充和向下平面化到SOI顶面、体掺杂注入、形成栅极介质、形成栅极导体、源-漏注入、接触以及多种较高级别的冶金(metallurgy)和层间介质。这些进一步的处理步骤不是本发明考虑的内容，不再进行进一步的介绍。
图7a-b示出了本发明的第四实施例，为图5e所示步骤的前述工艺的继续。该第四实施例包括在STI填充和平面化之后氧化蚀刻的硅衬里(或间隔层)。从图5e所示结构开始，用公知的常规方法剥离抗蚀剂层并用氧化物填充隔离区并平面化，得到图7a所示的结构。氧化物填充优选包括TEOS以便于氧扩散到硅衬里。通过STI氧化剩余的多晶硅衬里区，在SOI岛中产生压缩应力，如图7b中向内的箭头所示。可以使用不同的氧化条件、STI填充组合物以及衬里厚度以调节应力的大小。可替代地，可以使用除多晶或非晶硅之外的材料作为衬里，例如掺杂锗的硅或氮化硅。从该点继续标准加工处理以完成芯片。图7c示出了PFET的俯视图，该PFET根据刚介绍的方法制备，含有氧化的衬里，栅极导体(GC)位于设置在扩散区(P+)之间的沟道区上，并示出了通过沟道区传播的施加的纵向应力的方向。图8示出了在本实施例中的压缩应力图案，其中显示在沟道电流的方向上，在SOI岛中产生的大的压缩应力。峰值压缩应力发生在与氧化的多晶硅相邻的SOI层的顶部附近。从峰值压缩(力)区延伸出的较浅的阴影指示出耗散的应力区。从该图中可以看出，对相邻SOI岛的应力传播可以忽略。SOI的厚度约80nm。
与现有技术相比的优越之处本发明的一个实施例涉及用不同的固有应力引入材料形成间隔层，以将选择的纵向应力分量传递到在衬底中形成的有源器件区上。例如，使用具有固有张力的应力引入材料在希望的衬底沟道区中产生应力的张力状态，使用固有压缩力的材料在相同的衬底沟道区中产生压缩力。为了在器件中传递这些不同的应力，我们使用施加不同的固有应力的淀积的膜。例如，TEOS为张力，而HDP(高密度等离子体)为压缩力。关键在于使与NFET、PFET或NFET和PFET的栅极相邻的两个不同的固有应力引入间隔层成一整体。
在现有技术中，Rim等人使用SiGe松弛子层(relaxed sub-layer)在应变硅中施加双轴张力。这里存在许多问题。虽然NFET示出了可以认为显著的改进之处，但他们不能同时改进两个器件。此外，由于要求为松弛的SiGe层，因此在SiGe/Si界面处需要失配位错。形成失配位错的一个主要机理是来自螺旋(threading)位错。不幸的是，螺旋位错会引起显著的可靠性、成品率以及较大的泄露问题，并且实践中很难除去。
在“Mechanical Stress Effect of Etch-stop Nitride and its Impacton Deep Submicron Transistor Design”中，Ito等人(IEDM，2000)使用器件完全构成之后淀积的蚀刻阻止氮化物叠层施加应力。而且，这里的膜本身具有内在的双轴应力。他们发现当膜处于压缩时，NFET的性能降低，而PFET的性能提高。此外，他们没有同时提高PFET和NFET的性能。此外，由于膜位于器件之上，特别是与器件直接相邻的情况相比时，向下转移到硅内的应力有些变小。
本解决方案示出了如何通过改变侧壁间隔层工艺施加正确的应力状态，以使NFET和PFET同时受益。与其它措施的主要差别在于由于通过物理地靠近受影响的器件区的间隔层结构获得张力和压缩力，而以上列出的现有技术显示出在一种情况中通过应变的Si施加应力，并且应力来自于器件形成之后一个层中的固有应力(没有象我们一样与器件相邻)。
本发明的优选实施例的方法的优点包括NFET、PFET以及NFET和PFET同时的器件性能提高；工艺容易结合到用于体硅、绝缘体上硅(“SOI”)以及应变硅结构的目前制造工艺内；并且改进的器件可以结合到目前廉价的工艺中，显著地提高了器件性能。
备选实施例应该理解虽然这里为了说明介绍了本发明的具体实施例，但可以不脱离本发明的精神和范围进行多种修改。特别是，氮化物为用于两种间隔层的良好材料选择，因为其固有应力可以从张力控制到压缩力。虽然优选用氮化物间隔层的上述实施例，但该方法不限制材料选择。根据材料集，可以有其它的选择。HDP可以用于压缩应力，而TEOS可以用于张力。这些材料选择的结合引起工艺流程的变化。
可以使用其它的间隔层材料，例如也赋予了固有应力的陶瓷和碳化硅。总的来看硅中的应力是不利的。应力导致晶格结构中的破裂或位错，导致结漏泄等。在本发明中，我们正有意地加入应力图案。
因此，本发明的保护范围仅由下面的权利要求书及其等效范围限定。
权利要求
1.一种IC芯片，在其上形成有多个SOI区，该SOI区具有纵向延伸的侧面和横向延伸的端部，该SOI区的一部分包括形成在该SOI区的所述部分的端部上的层，该层在该SOI区的所述部分纵向引入机械应力。
2.根据权利要求1的IC芯片，其中形成在该SOI区的该部分的端部上的层包括引入机械压缩应力的氧化的硅。
3.一种在同一衬底上制备多个受应力的SOI区和多个未受应力的SOI区的方法，该受应力的SOI区和未受应力的SOI区中的每一个具有纵向延伸的侧面以及横向延伸的端部，该方法包括只在受应力的SOI区的端部上淀积应力引入层；以及将受应力的SOI区的端部上的应力引入层暴露到预先选择的试剂中，使得在受应力的SOI区中引入纵向机械应力。
4.根据权利要求3的方法，其中的暴露步骤包括，将应力引入层暴露到氧中，使应力引入层膨胀，并在受应力的SOI区中引入纵向压缩应力。
5.根据权利要求3的方法，还包括蚀刻穿透衬底上的一个SOI层，用于在衬底上限定受应力和未受应力的SOI区；以及用应力引入层覆盖受应力和未受应力的SOI区。
6.根据权利要求5的方法，还包括在覆盖受应力的SOI区的应力引入层的一部分上形成抗蚀剂层。
7.根据权利要求6的方法，还包括使用该抗蚀剂层作为掩模除去覆盖未受应力的SOI区的应力引入层。
全文摘要
受张力和/或压缩力的衬底提高了在其中制造的器件性能。可以通过选择设置在器件沟道区上的栅极侧壁间隔层的适当材料而在衬底上施加张力和/或压缩力，其中间隔层与栅极和衬底相邻地形成，并施加力在相邻的衬底区域上。另一实施例包括使用通过氧化膨胀的多晶硅制成的SOI侧壁间隔层在沟道的平面中施加压缩应力。压缩力或张力下的衬底区域显示出与没有受应力的衬底不同的电荷迁移率特性。通过可控制地改变形成在衬底上的NFET和PFET内的这些应力，已经被证明可以提高IC性能。
文档编号H01L21/84GK1866528SQ200610082638
公开日2006年11月22日 申请日期2003年12月11日 优先权日2002年12月12日
发明者D·恰丹巴拉奥, O·H·多库马奇, B·B·多里斯, J·A·曼德尔曼, X·拜 申请人:国际商业机器公司