专利名称：：限流电阻的制作方法
技术领域：
：本发明涉及一种静电放电(ESD)保护装置，特别涉及一种具有限流电阻的多指状静电放电保护装置，用以在静电放电情况下，减少对于集成电路输入/输出端的电压应力。
背景技术：
：随着半导体装置的尺寸减小至纳米等级，半导体装置对于静电放电情况变得更敏感。由金属氧化半导体(MOS)晶体管组成的集成电路，特别容易因为静电放电而损坏。常见的用以保护集成电路免于被静电放电损坏的现有技术，为在集成电路的输入/输出端(pad)上，使用多指状(multi-fmger)静电放电保护装置。多指状静电放电保护装置为串联的晶体管，在集成电路的输入/输出端上，如手指般平行排列它们，因此，具有较大的装置宽度，用以将静电放电(ESD)电流放电至接地电位Vss。实际操作时，该多指状静电放电保护装置的触发电压，应小于其它非用于静电放电保护装置的触发电压。再者，在输入/输出电路的正常操作期间，该多指状静电放电保护装置不能导通。在导通状态下，该多指状静电放电保护装置应具低电阻以及具高电流的处理能力。该多指状静电放电保护装置较普遍的问题，为该手指并非皆为相同的触发。为确保该多指状静电放电保护装置的均匀导通，一种解决方法为在每一手指中增加限流电阻，以提高触发手指的触发电压，或者，增加该金属氧化半导体场效晶体管(MOSFET)的基底电阻。例如可增加该基底及该金属氧化半导体场效晶体管的源极/漏极区域所接触之距离，以增加该基底电阻，或者，通过增加该P型阱区(P-well)或N型阱区(N-well)的片电阻(sheetresistance)。图1显示现有的多指状静电放电保护装置图。该多指状静电放电保护装置，由平行排列于驱动区块100的N通道金属氧化半导体(NMOS)多指状晶体管所组成。每一手指晶体管，系具有源极120a、一漏极130a、及一栅极110a的金属氧化半导体结构。两相邻的手指为共源极或共漏极。在该驱动区块100中，触发第一手指，可传导与触发相邻的手指。为提高触发手指的片电阻或触发电压，抗腐蚀保护氧化(resistprotectiveoxide，PRO)膜140a及140b形成于该漏极区130a上。或者，该抗腐蚀保护氧化膜也可形成于该源极区120a上。该抗腐蚀保护氧化膜140a或140b通常应用于集成电路的输入/输出部分，当与焊盘(bondingpad)电接触时作为保护层。在典型的自动对准金属硅化物制造技术范畴中，首先将抗腐蚀保护氧化层沉积于主动区(OD)上。接着，抗蚀掩模形成于由抗腐蚀保护氧化膜所覆盖的区域上，用以在之后的制造步骤中保护该场效晶体管。然后对集成电路曝光区的抗腐蚀保护氧化膜进行蚀刻。剩余的抗腐蚀保护氧化膜作为静电放电保护的限流电阻。然而，该方法具有一些缺点，首先是形成该抗蚀保护氧化膜会对合格率造成负面影响。当进行湿式蚀刻时，该工艺将在该抗蚀掩模边源产生底切轮廓(undercutprofile),导致尺寸控制不良、抗蚀掩模剥落(peeling)、甚至掩模掀离(liftoff)。其次，该抗蚀保护氧化区会增加该漏极/源极区的尺寸，而对该静电放电装置中的每一手指造成机械应力效应，如已知的氧化长度(LOD)效应。图2显示美国专利案5，721，439所公开的另一限流电阻结构，利用多晶硅带(polysiliconstrip)作为限流电阻而强迫栅极延迟。该限流电阻203由多晶硅阻隔(polysiliconblockage)形成，且均匀分布于漏极区220中，当漏极区220的扩散电阻增加时，在漏极接点202及该栅极201之间，用以提供相同的扩散电阻。然而，此结构中，该多晶硅204为浮置栅极，将产生如贯穿(punchthrough)或短路的可靠性问题。再者，因为具有限流电阻203的漏极区220消耗集成电路输入/输出的面积效率，因此相对而言占较大的尺寸。图3显示美国专利案6,587,320所公开的另一方法"后端限流"。在此实施例中，该静电放电限流由包含"后端"(back-end)元件(例如硅接点、多晶硅接点、以及硅化多晶硅)的限流网路所形成。如图3所示，该方法利用弯曲带(meanderingstrip)302，从共同端301延伸至该静电放电装置320的漏极区303。该弯曲带302产生电阻路径，将多个金属化层M1M3、多晶硅层P1、及互连通孔V1V2连接起来，以形成限流电阻。如本领域技术人员所了解的，附加的层或通孔会增加限流电阻的电阻值。通过垂直互连形成的限流电阻可解决由氧化长度(LOD)所引起的问题。不过，代价却是在制造过程中，为了垂直地形成电阻路径，的成本与复杂度也增大了。'有鉴于此，本发明提供一种具有限流电阻的多指状静电放电保护装置的全新结构，可在全硅化技术中提升金属氧化半导体晶体管的面积效率，且均匀导通该多指状静电放电保护装置的每一手指。
发明内容本发明公开一种适用于静电放电(ESD)装置之限流电阻，包括至少一个第一主动区，形成静电放电(ESD)晶体管的源极/漏极；至少一个具有螺旋形状的阻抗元件，形成于半导体结构的单层中；其中，该阻抗元件具有第一端耦接该第一主动区，及第二端耦接包含电源(Vdd或Vss)端的焊盘。如上所述的限流电阻，其中，该焊盘为正高电压源(Vdd)端或互补低电压源(Vss)端。如上所述的限流电阻，其中，该阻抗元件由一个或多个主动区所构成，而该单层为基材。如上所述的限流电阻，其中，该主动区为硅化主动区。如上所述的限流电阻，其中，该主动区的宽度、以及两主动区间的空间，遵循既定的最小设计规则。如上所述的限流电阻，其中，该螺旋形状为顺时针螺旋、逆时针螺旋、或锯齿形。如上所述的限流电阻，其中，该第一主动区为该静电放电晶体管的漏极，因此该阻抗元件的第二端耦接该焊盘。如上所述的限流电阻，其中，该第一主动区为该静电放电晶体管的源极，因此该阻抗元件的第二端耦接Vdd或Vss。本发明还提供一种限流电阻，适用于静电放电装置，该限流电阻包括至少一个第一主动区，形成静电放电晶体管的源极/漏极；及至少一个具有螺旋形状的阻抗元件，由一个或多个第二主动区形成；其中，该阻抗元件具有一个第一端耦接该第一主动区，及一个第二端耦接一焊盘。如上所述的限流电阻，其中，该焊盘为正高电压源(Vdd)端或互补低电压源(Vss)端。如上所述的限流电阻，其中，该第二主动区为硅化主动区。如上所述的限流电阻，其中，该第二主动区的宽度、以及两个第二主动区间的空间，遵循既定最小设计规则。如上所述的限流电阻，其中，该螺旋形状为顺时针螺旋、逆时针螺旋、或锯齿形。如上所述的限流电阻，其中，该第一主动区为该静电放电晶体管的漏极，因此该阻抗元件的第二端耦接该焊盘。如上所述的限流电阻，其中，该第一主动区为该静电放电晶体管的源极，因此该阻抗元件的第二端耦接Vdd或Vss。本发明能够确保通过增加源极/漏极区的限流电组可以均匀导通，且不会造成氧化长度(LOD)效应。为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附附图，详细说明如下。图1显示现有技术的利用抗蚀保护氧化作为限流电阻的静电放电保护装置图2显示现有技术的具有限流电阻的静电放电保护装置图3显示另一现有技术的具有限流电阻的静电放电保护装置图4显示依据本发明实施例的具有螺旋限流电阻的静电放电保护装置图5显示依据本发明另一实施例的具有锯齿限流电阻的静电放电保护装置图6显示依据本发明另一实施例的具有弯曲限流电阻的静电放电保护装置图。其中，附图标记说明如下100、412驱动区块；140a、140b抗蚀保护氧化膜；430a-430d多指状晶体管;203限流电阻；302弯曲带；Pl多晶硅层;301共同端；Ml-M3金属化层;V1-V2通孑L;320静电放电装置;407螺旋限流电阻;420硅化主动区；110a、201、401栅极;120a、402、502a、602a、602b源极区;130a、220、303、403a、503a、503b漏极区;202、405-406、505a-505b、507a、605、607a-607b接点;404、504a-504b、604a-604b阻抗元件；510a、510b手指晶体管。具体实施例方式本发明确保通过增加源极/漏极区的限流电组可以均匀导通，且不会造成氧化长度(LOD)效应。增加限流电组的目的为增加随后触发手指的触发电压，且最后可以均匀方式导通每一手指。此外，随着存储器及逻辑装置趋于形成于同一集成电路上，本发明的实施例也提出形成该限流电阻的方法，为利用自动对准金属硅化物技术(salicide)的制造工艺，如同形成对场效晶体管(FET)元件的电接点。图1至图3已在本发明的相关背景中叙述与讨论，所以于此不另加赘述。图4显示依据本发明实施例的具有螺旋限流电阻的静电放电保护装置图。该静电放电保护装置包括驱动区块410，具有多指状晶体管430a430d。该多指状晶体管430a430d为全硅化N通道金属氧化半导体(NMOS)晶体管，形成于硅化主动区420中，作为P型基底(P-substrate)或P型阱区(P-well)中的N+主动区。例如该手指晶体管430a包含源极区402、漏极区403a、及栅极401。该栅极401由多晶硅线(polysiliconline)形成。该源极区402及该漏极区403a则由典型硅化制造工艺形成。该手指晶体管430a430d，包括多个用以排放静电放电(ESD)电流的通道。每一通道，通过该源极区402的接点406、以及螺旋限流电阻407的一端所对应的接点405来定义。该螺旋限流电阻407的另一端，通过部分主动区(OD)以连接至该晶体管430a的漏极。请参考图4，该阻抗元件404以螺旋形围绕该接点405，其一端耦接该漏极区403a，而另一端耦接该接点405。因此，该元件404形成具有所需阻抗的电阻，其耦接于焊盘及该静电放电(ESD)晶体管430a间，且相对而言，占据较小的空间。图4所示的元件404虽以顺时针方向缠绕，然对本领域技术人员而言，逆时针缠绕亦能产生相同的作用。该阻抗元件404形成于基材中，例如硅化材质、或硅化镍(nickelsilicide)，且均位于同一层中。利用硅化材质的优点，为形成该静电放电保护装置的制造工艺，易于与制造集成电路的制造工艺整合。此外，相较于金属化材质，硅化材质具有更好的电子迁移性能。只要能在既定区域中提供高阻抗，该阻抗元件404亦可选择性地由多晶硅、或金属化材质形成。依此设计，该静电放电(ESD)电流将沿着该螺旋限流电阻通过，而提高了随后触发的手指晶体管的触发电压。在此实施例中，多晶栅极至每一手指的浅沟槽隔离(STI)的距离大致相同，因此解决该氧化长度(LOD)效应的问题。该阻抗元件的螺旋形状有助于增强该电阻路径。用以延伸该电阻路径的螺旋形状，则具有各种变化，例如不同的锯齿形状，如图5及图6所示。图5显示类似于图4的多指状晶体管布局图。两者最大的差异在于阻抗元件504a504b的布局。请参考图5，在此实施例中，该阻抗元件504a成锯齿形，其中一端耦接该漏极区503a，而另一端耦接该接点505a。该阻抗元件504a为限流电阻。而用以排放静电放电(ESD)电流的通道，由该源极区502a中的接点507a，及其对应接点505a所定义。值得注意的是，接点505a稍微偏离该手指晶体管510b的漏极区503b，用以延伸该电阻路径。同理，接点505b也稍微偏离该手指晶体管510a的漏极区503a。图6显示依据本发明另一实施例的具有弯曲形状及共接点的阻抗元件布局图。该多指状晶体管的布局与图4及图5类似。在此实施例中，该阻抗元件604a及604b成弯曲形状，且共享同一接点605以节省空间。而用以排放静电放电(ESD)电流的通道，则由该源极区602a中的接点607a，及其对应接点605所定义。该阻抗元件604a及604b提供限流的电阻。另一方面，该源极区602b的接点607b，及其对应接点605，定义为用以排放静电放电(ESD)电流的通道。如同于本领域技术人员所了解，可以通过调整该阻抗元件的长度及宽度、该接点及该栅极的距离、以及每列中阻抗元件的数量，而得到不同的电阻值。我们可以利用下列公式，以确定该静电放电保护装置的限流电阻值Rb=(L/W)xRs固，其中，"Rb"表示一阻抗元件之限流电阻值，"Rsh"表示片电阻值，"L"表示长度，"W"表示宽度，"N"表示漏极/源极上的阻抗元件数量。下表显示各种制造工艺中，每一方块的片电阻值(Rsq)，以及，关于阻抗元件遵循集成电路核心功能元件所需的最小设计规则时，各种线宽及空间的要求。<table>tableseeoriginaldocumentpage10</column></row><table>需注意"宽度"表示该螺旋限流电阻的线宽；"空间"表示该螺旋限流电阻的两线段距离。由上表可知，当线宽减少时，方块电阻值随之增加。换句话说，与次微米半导体装置相比较，电阻的作用，在纳米半导体装置中更为有效率。根据上述规则，可得出特定手指晶体管的电阻值，该晶体管的漏极区具有20个接点，且经由65纳米制造工艺产生。在此实施例中，该阻抗元件具有特定手指宽度为33pm及长度为0.48pm。通过查表，可知65纳米制造工艺的方块电阻值为16.88Q,且得到最小设计规则下，该阻抗元件的长度及空间。接着，使用公式，便可得到特定长度0.48阿的限流电阻值Rb=(L/W)xRs固1=(0.48|im/0.08|Lim)x16.88Q/20=5.06Q。因此，该特定静电放电保护装置，每一手指的限流电阻值为5.06Q。若限流电阻值并未符合某集成电路的要求，那么可以调整长度及其它参数。图4图6所示的实施例尺寸仅为示范，而非用以限制本发明。该装置总宽度取决于所需的静电放电强度。在每一源极与漏极中，每列的接点数量取决于主动区的大小。而该金属氧化半导体(MOS)静电放电(ESD)装置的手指数量，亦取决于每一金属氧化半导体静电放电装置的焊盘大小。根据上述讨论，有很多实施例可用以设计螺旋形阻抗元件的布局。螺旋形可包括任何弯曲形状，可延伸由漏极至接点的电阻路径。值得一提的是，本发明所讨论的，是针对N通道金属氧化半导体(NMOS)的静电放电装置。然而，本发明也可以相似的方式适用于P通道金属氧化半导体(PMOS)的静电放电装置。本领域技术人员所熟知的各种修改在此不进一步讨论。上述提供不同的实施例，或用以实现本发明各种特征的实施例。所述关于元件及流程的特定实施例，有助于验证本发明。当然，这些实施例并非用以限制本发明所述的权利要求范围。虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可做些许变更与修饰，因此本发明的保护范围当视后附的权利要求书所界定的范围为准。权利要求1、一种限流电阻，适用于静电放电装置，该限流电阻包括至少一个第一主动区，形成静电放电晶体管的源极/漏极；及至少一个具有螺旋形状的阻抗元件，形成于半导体结构的单层中；其中，该阻抗元件具有第一端耦接该第一主动区，及第二端耦接焊盘。2、如权利要求l所述的限流电阻，其中，该焊盘为正高电压源(Vdd)端或互补低电压源(Vss)端。3、如权利要求1所述的限流电阻，其中，该阻抗元件由一个或多个主动区所构成，而该单层为基材。4、如权利要求3所述的限流电阻，其中，该主动区为硅化主动区。5、如权利要求3所述的限流电阻，其中，该主动区的宽度、以及两主动区间的空间，遵循既定的最小设计规则。6、如权利要求1所述的限流电阻，其中，该螺旋形状为顺时针螺旋、逆时针螺旋、或锯齿形。7、如权利要求1所述的限流电阻，其中，该第一主动区为该静电放电晶体管的漏极，因此该阻抗元件的第二端耦接该焊盘。8、如权利要求1所述的限流电阻，其中，该第一主动区为该静电放电晶体管的源极，因此该阻抗元件的第二端耦接正高电压源(Vdd)或互补低电压源(Vss)。9、一种限流电阻，适用于静电放电装置，该限流电阻包括至少一个第一主动区，形成静电放电晶体管的源极/漏极；及至少一个具有螺旋形状的阻抗元件，由一个或多个第二主动区形成；其中，该阻抗元件具有一个第一端耦接该第一主动区，及一个第二端耦接一焊盘。10、如权利要求9所述的限流电阻，其中，该焊盘为正高电压源(Vdd)端或互补低电压源(Vss)端。11、如权利要求9所述的限流电阻，其中，该第二主动区为硅化主动区。12、如权利要求9所述的限流电阻，其中，该第二主动区的宽度、以及两个第二主动区间的空间，遵循既定最小设计规则。13、如权利要求9所述的限流电阻，其中，该螺旋形状为顺时针螺旋、逆时针螺旋、或锯齿形。14、如权利要求9所述的限流电阻，其中，该第一主动区为该静电放电晶体管的漏极，因此该阻抗元件的第二端耦接该焊盘。15、如权利要求9所述的限流电阻，其中，该第一主动区为该静电放电晶体管的源极，因此该阻抗元件的第二端耦接正高电压源(Vdd)端或互补低电压源(Vss)。全文摘要本发明公开了一种限流电阻，适用于静电放电(ESD)装置，该限流电阻包括至少一个第一主动区，形成静电放电(ESD)晶体管的源极/漏极；以及至少一个具有螺旋形状的阻抗元件，形成于半导体结构的单层中；其中，该阻抗元件具有第一端耦接该第一主动区，及第二端耦接包含电源(Vdd或Vss)端的焊盘。本发明能够确保通过增加源极/漏极区的限流电组可以均匀导通，且不会造成氧化长度(LOD)效应。文档编号H01L27/02GK101179070SQ20071013689公开日2008年5月14日申请日期2007年7月23日优先权日2006年11月10日发明者陈克明申请人:台湾积体电路制造股份有限公司