专利名称：具有增大尺寸的浮起体的半导体器件及其制造方法
技术领域：
本发明总体上涉及半导体器件及其制造方法，特别是能够改善击穿
(Punch-through)现象和增加晶体管本体体积的半导体器件及其制造方法。
背景技术：
近来，半导体产业向提升半导体器件集成度以及提高制造产量的方向发 展。其一实例提出具有浮起体单元(FBC, Floating body cell)结构(以下简 写为FBC结构)的半导体器件。上述具有FBC结构的半导体器件不需要信 息储存用电容器，故与具有电容器的一般动态随机存取存储器(DRAM)器 件相比时，具有应用于制造高集成器件的有利优点。
以下简单说明具有FBC结构的半导体器件的结构和运行。
在具有FBC结构的半导体器件中，晶体管的本体(对应于源极区与漏 极区之间的区域)具有被浮起的结构；尤其上述具有FBC结构的半导体器 件并未设置信息储存用电容器。
在具有FBC结构的半导体器件中，通过字线施加电压给栅极，使晶体 管开启(On),之后，再通过位线施加高电位正电压(high potential positive voltage)给漏极区时，产生热载子(hot carrier), 并且因热载子引起的碰撞 离子化(collision ionization)而产生电子与空穴(hole )。当由于施加给漏极 的高电压而向漏极释;^文电子时，空穴蓄积在浮起体中。上述蓄积的空穴^f吏晶 体管的阈值电压(threshold voltage ) Vt降低，因此施加电压时有大量的电流 流过晶体管，使该晶体管担任存储器的角色。例如，在上述具有FBC结构 的半导体器件中，"0"状态为由于空穴未蓄积而阔值电压高的状态，"1"状 态为由于空穴有蓄积而阈值电压低的状态。
此种具有FBC结构的半导体器件，其主要优点为虽无电容器也能够操 作DRAM。此优点在今后制造高集成器件的微加工时更加有利。
另一方面，为了扩大半导体器件的沟道区，试图设计具有三维空间结构 沟道的半导体器件。其结果提出具有三维空间结构沟道的鳍型晶体管(FinTransistor)结构。
在鳍型晶体管中，通过蚀刻隔离区域使露出有源区域而形成鳍状图案 (fmpattem)后，形成栅极以覆盖凸出的有源区域，即鳍状图案。此种鳍型 晶体管的优点在于，抑制短沟道效应，并且由于在露出的有源区域的三面均 形成沟道，而提升经过沟道的电流驱动特性等。
然而，在应用上述鳍状图案及FBC结构的半导体器件中，晶体管本体 面积被减少，因此在晶体管本体蓄积空穴时与释放空穴时的阈值电压差变 小。从而，较难区别"1"与"0"的数字数据。
如果为了增加上述晶体管本体面积而增加上述鳍状图案的宽度，则在后 续工艺中与接触插头(contact plug)接触的鳍状图案上端部发生击穿 (P画h-through)现象。
发明内容
另外，本发明的实施例提供无击穿(Punch-through)现象的半导体器件 及其制造方法。
在一个实施例中，半导体器件包括绝缘体上硅(SOI)基板，具有硅 基板、埋入氧化膜(filled oxide layer)及硅层的堆叠结构，并且在上述硅层 的栅极形成区域中，提供有在沟道宽度方向上形成的鳍状图案(finpattern), 该鳍状图案下端部的宽度大于上端部的宽度；栅极，形成为覆盖该鳍状图案； 以及接合区域(junction region,或称结区域)，在上述斥册极两侧的硅层中。
鳍状图案的上端部具有30~40nm的宽度，下端部具有50~70nm的宽度。
接合区域具有其浓度由硅层表面向埋入氧化膜逐渐减低的浓度梯度。 半导体器件还可以包括层间绝缘层和接触插头(contact plug),层间绝
缘层形成在形成有栅极和接合区域的SOI基板上，接触插头(contactplug)
形成在层间绝缘层中以与接合区域接触。
接触插头包括具有1.0 x 102G~2.0 x 102G离子/cm3浓度范围的多晶硅层。
在另一个实施例中，半导体器件的制造方法包括将具有硅基板、埋入 氧化层及硅层的堆叠结构的SOI基板的硅层进行蚀刻，以形成有源区域(active region);将上述有源区域中沟道宽度方向上的栅极形成区域的两侧 边缘部分凹入，以形成下端部宽度大于上端部的鳍状图案；形成栅极以覆盖 上述鳍状图案；以及在上述栅极两侧的有源区域中形成接合区域。
形成鳍状图案的步骤包括在上述有源区域上形成在沟道宽度方向上露 出栅极形成区域两側边缘部分的掩模图案；以上述掩模图案为蚀刻掩模，将 上述露出的有源区域部分凹入；以及去除上述掩冲莫图案。
执行将上述露出的有源区域部分凹入的步骤，以使上述露出的有源区域 部分去除300 ~ 500A的厚度。
上述鳍状图案形成为使上端部具有30~40nm宽度，下端部具有50-70nm宽度。
该方法还可以包括，在上述形成鳍状图案的步骤后，且在形成4册极以覆 盖上述鳍状图案的步骤前，在上述鳍状图案以外的其它有源区域表面上形成 衬垫绝缘层(liner insulation layer)的步骤。
上述接合区域以N型杂质1.0 x 1013~1.0 x 10"离子/cn^的剂量及 20~50keV的能量进行离子注入而形成。
上述接合区域具有浓度由上述硅层表面向埋入氧化层逐渐减低的浓度 梯度。
该方法还可以包括在形成有上述栅极和接合区域的SOI基板上形成层 间绝缘层，以填充上述栅极之间的空间；将上述层间绝缘层进行蚀刻以形成 使上述接合区域露出的接触孔(contact hole);以及在上述接触孔中形成与 上述接合区域接触的接触插头。
上述接触插头由具有1.0 x io2G~2.0 x 102Q离子/cm3浓度的多晶硅 层形成。
图1是示出根据本发明实施例的半导体器件的平面图。
图2是沿着图1的X-X，线剖取并且示出根据本发明实施例的半导体器
件的剖面图。
图3是沿着图1的Y-Y，线剖取并且示出根据本发明实施例的半导体器 件的剖面图。
图4A-图4H是示出根据本发明实施例的半导体器件制造方法步骤的平面图。
图5图5A~图5H是分别沿着图4A~图4H的X - X，线剖取并且示出 根据本发明实施例的半导体器件制造方法步骤的剖面图。
图6A~图6H是分别沿着图4A~图4H的Y- Y，线剖取并且示出根据 本发明实施例的半导体器件制造方法步骤的剖面图。
主要参考标号说明100:硅基板
102:绝缘层(埋入氧化层)
104:硅层
106:SOI基板
AR:有源区域
G:4册才及形成区i或
F:鳍状图案
110:衬垫绝缘层
112:栅极绝缘层
114:栅极导电层
116:栅极
120:接合区域
122:层间绝缘层
124:接触插头
108:掩模图案
118:间隔物(spacer)
具体实施例方式
以下参照附图，详细说明本发明的优选实施例。
图1是示出根据本发明实施例的半导体器件的平面图，图2和图3是分 别沿着图1的X-X，线和Y-Y，线剖取并且示出根据本发明实施例的半导体
器件的剖面图。
参照图1 图3，准备具有硅基板100、埋入氧化层(filled oxide layer) 102及硅层104的堆叠结构的SOI基板106。蚀刻上述硅层104以界定有源 区域AR。上述有源区域AR的每一个都提供有鳍状图案F，其中将栅极形成区域G的两侧边缘部分在沟道宽度方向上凹入使中央部分突出而成。具体 参考图3，上述鳍状图案F的下端部宽度大于上端部。具体而言，上述鳍状 图案F的上端部具有30~40nm的宽度Wl，下端部具有50 ~ 70nm的宽度W2。
在包括上述鳍状图案F的SOI基板106的每个栅极形成区域G中，形 成栅极116 (例如，包括栅极绝缘层112与4册极导电层114的堆叠结构的4册 极)。上述栅极116形成为覆盖上述有源区域AR中的鳍状图案F,并且该栅
延伸的线性形状。
在上述栅极116两侧的有源区域AR中形成接合区域120。上述接合区 域120形成为其下端部与SOI基板106的埋入氧化层102接触，如图2所示。 由此，根据本发明实施例的半导体器件具有上述接合区域120之间的有源区 域AR部分被浮起的浮起体单元结构(以下简写为FBC结构)。因此，根据 本发明实施例的半导体器件能够在上述晶体管本体部分蓄积空穴，并能够通 过被蓄积的空穴引起的阈值电压的改变而读取数据，故不需要另外的储存信 息用电容器。
层122，以填充上述栅极116之间的空间。在上述层间绝缘层122中形成接 触插头124,并且其每一个都与上述接合区域120接触。
在图1中，参考标号110表示衬垫(liner)绝缘层，而在图2中，参考 标号118表示4册才及间隔物。
如上所述，因为根据本发明实施例的半导体器件在其栅极形成区域G提 供有下端部宽度大于上端部的鳍状图案F，所以能够在(宽度较小的)鳍状 图案上端部改善击穿(Punch-through)现象，而在(宽度较大的)鳍状图案 下端部增加晶体管本体部分的体积。
图4A-图4H是示出根据本发明实施例的半导体器件制造方法步骤的 平面图，图5A~图5H和图6A 图6H是分别沿着图4A~图4H的X - X， 线和Y - Y，线剖取并且示出根据本发明实施例的半导体器件制造方法步骤 的剖面图。
参照图4A、图5A及图6A，将包括硅基板100、埋入氧化膜(filled oxide layer) 102及硅层104的堆叠结构的SOI基板106的上述硅层104进行蚀刻而限定有源区域AR。
参照图4B、图5B及图6B，在上述有源区域AR上形成掩模图案108。 掩模图案108暴露栅极形成区域G的一部分；并且优选将上述有源区域AR 的栅极形成区域G的两侧边缘部分在沟道宽度方向上露出。虽未示于图中， 但上述掩模图案108也可以在包括上述有源区域AR和绝缘层102的SOI基 板106的整个表面上形成。
参照图4C、图5C及图6C,以上述掩模图案108为蚀刻掩模，将上述 有源区域AR的( 一部分)厚度进行凹入(优选凹入300 ~ 500A厚度)。随 后，去除掩模图案108。结果，形成下端部宽度W2大于上端部宽度Wl的 鳍状图案F。如图4C所示，鳍状图案F形成在有源区域AR的栅极形成区 域G中。具体而言，上述鳍状图案F的上端部具有30 40nm的宽度Wl， 下端部具有50 ~ 70nm的宽度W2。
参照图4D、图5D及图6D，在上述形成有鳍状图案F的有源区域AR 表面上形成衬垫绝缘层110。上述衬垫绝缘层110包括例如包括氧化硅膜 (Si02)层和氮化硅膜(SiN)的堆叠结构。将形成在上述形成有鳍状图案 F表面上的衬垫绝缘层110的一部分去除；结果，在上述鳍状图案F上不再 留有衬垫绝缘层110，即，衬垫绝缘层仅在上述鳍状图案F以外的有源区域 AR的部分上。
参照图4E、图5E及图6E，在上述去除衬垫绝缘层110的鳍状图案F 的表面上形成栅极绝缘层112。上述栅极绝缘层112例如利用氧化工艺形成 为氧化膜，此时，通过上述氧化工艺，上述鳍状图案F的边缘部分会变圓(may be rounded )。然后，在上述形成有栅极绝缘层112的SOI基板106的整个表 面上，依序形成栅极导电层114与栅极硬掩才莫(hard mask )层(未示于图中)。 上述栅极导电层114包括例如多晶硅层和金属层的堆叠结构，而上述栅极硬 掩模层包括例如氮化硅层。
将上述栅极硬掩模层、栅极导电层114及栅极绝缘层112进行蚀刻，形 成覆盖上述有源区域AR的鳍状图案F的栅极116。上述栅极116以具有与 上述有源区域AR成垂直方向延伸的线性形状而形成。在上述各栅极116的 两侧壁上形成间隔物(spacer ) 118。
参照图4F、图5F及图6F,在上述各4册极116两侧的有源区域AR中形 成接合区域120。上述接合区域120采用N型杂质(例如，磷)的离子注入工艺形成，上述离子注入工艺以1.0 x 1013~1.0 x 10"离子/cn^的剂量及 20-50keV的能量进行。此时，上述接合区域120的浓度由上述有源区域表 面向埋入绝缘层102逐渐减低。结果，在宽度较小的鳍状图案F的上端部形 成相对高浓度的接合区域120,而在宽度较大的鳍状图案F的下端部形成相 对低浓度的接合区域120。
在这里，上述接合区域120形成为与SOI基板106的埋入氧化层102接 触的下端部。因此，根据本发明实施例的半导体器件具有上述接合区域120 之间的有源区域AR部分被浮起的FBC结构。因此，因为根据本发明实施例 的半导体器件可以在上述被浮起的本体部分储存空穴，所以该半导体器件不
需要另外形成储存信息用电容器的工艺。
参照图4G、图5G及图6G，在形成有上述接合区域120的SOI基板106 成品上形成覆盖上述栅极116和接合区域120的层间绝缘层122。再将层间 绝缘层122进行化学机械抛光(CMP, Chemical Mechanical Polishing)以露出 上述栅极116。上述层间绝缘层122不^f又填入4册才及116之间的空间以担任上 述栅极116之间的绝缘层角色，而且也填入有源区域AR之间的空间以担任 隔离层角色。
参照图4H、图5H及图6H,将上述层间绝缘层122进行蚀刻以形成露 出上述接合区域120的接触孔(contact hole)，并且在上述接触孔中形成与 上述接合区域120接触的接触插头(contact plug) 124。上述4妄触插头124 优选由具有1.0 x 102G~2.0 x 102()离子/0113浓度的多晶硅层形成。
上述接触孔也可以形成为将上述层间绝缘层122及其下方接合区域120 的一部分都进行蚀刻。此时，上述接触插头124可以形成为使其至少一部分 与上述鳍状图案F的上端部接触。
随后，虽未示于图中，但依序进行已知的系列后续工艺，以完成才艮据本 发明实施例的半导体器件的制造工艺。
如上所述，在本发明的实施例中，通过将有源区域的4册极形成区域两侧 边缘部分进行蚀刻，形成下端部宽度大于上端部的鳍状图案，栅极形成为覆 盖上述鳍状图案，并且在上述栅极两侧形成接合区域以及与上述接合区域接 触的接触插头。因此，在本发明中，因为被上述接合区域和SOI基板的绝缘 层围绕的本体部分浮起，并且在上述被浮起的本体部分中能够储存空穴，所 以不需要形成电容器。因此，本发明的半导体器件具有有利于制造高集成器件的优点。
另外，在本发明中，在宽度较大的鳍状图案的下端部能够将上述本体部
分体积增加，并且因此能够增加上述本体储存空穴时与泄;改上述空穴时的阈 值电压差。因此，能够有效提高灵敏度余量(sensingmargin)。
此外，在本发明中，因为在宽度较小的鳍状图案上端部两侧形成相对高 浓度的接合区域，所以能够改善击穿(Punch-through)现象。而且，通过以 高浓度形成接触插头，使其一部分与上述宽度较小的鳍状图案上端部接触， 能够更加改善上述击穿现象。
此外，在本发明中，在有源区域的4册极形成区域中形成4册极后，通过形 成填充上述有源区域与栅极之间的空间的层间绝缘层，能够省略形成隔离层 的工艺。因此，能够简化半导体器件的制造工艺。
尽管本发明参照特定实施方式详细说明如上，但是本领域的技术人员应 当理解的是，在不脱离如所附权利要求所述的本发明的精神与范围内能够加 以各种改变、增加和替换。
本申请要求2008年4月21日提交的韩国专利申请10-2008-0036617号 的优先权，其全部内容在此合并作为参考。
权利要求
1.一种半导体器件，带有堆叠结构的绝缘体上硅(SOI)基板，该堆叠结构包括硅基板、埋入氧化层及硅层，并且该硅层具有栅极形成区域，该半导体器件包括鳍状图案，形成在该硅层中的该栅极形成区域，并且延伸在沟道宽度方向上，其中该鳍状图案延伸在该沟道宽度方向上的下端部宽度大于该鳍状图案延伸在该沟道宽度方向上的上端部的宽度；栅极，覆盖该鳍状图案；以及接合区域，形成在该栅极两侧的该硅层中。
2. 如权利要求1所述的半导体器件，其中，该上端部的宽度范围为30 ~ 40nm，该下端部的宽度范围为50~70nm。
3. 如权利要求1所述的半导体器件，其中，该接合区域的每一个都具有 其浓度由该硅层表面向埋入氧化层逐渐减低的浓度梯度。
4. 如权利要求1所述的半导体器件，还包括层间绝缘层，形成在形成有该栅极和该接合区域的该绝缘体上硅基板 上；以及接触插头，形成在该层间绝缘层内，以与该接合区域接触。
5. 如权利要求4所述的半导体器件，其中，该接触插头包括浓度为1.0 x 1020 ~2.0 x 10加离子/cmS的多晶硅层。
6. —种半导体器件的制造方法，该半导体器件具有包括硅基板、埋入氧 化层和硅层的堆叠结构的绝缘体上硅基板，并且该硅层具有延伸在沟道宽度 方向上的棚-极形成区域，该方法包括如下步骤将该绝缘体上硅基板的该硅层蚀刻，以限定有源区域； 将该有源区域中该栅极形成区域的两侧边缘部分凹入，该边缘部分在该 沟道宽度方向上彼此相对，以形成下端部宽度大于上端部的鳍状图案； 形成覆盖该鳍状图案的栅极；以及 在该栅极两侧的有源区域中形成接合区域。
7. 如权利要求6所述的方法，其中，所述形成鳍状图案的步骤包括 在该有源区域上形成露出栅极形成区域两侧边缘部分的掩模图案； 以该掩模图案为蚀刻掩模，将该有源区域的该露出部分凹入；以及去除该掩模图案。
8. 如权利要求7所述的方法，其中，执行将该有源区域的该露出部分凹 入的步骤，使得该有源区域的该露出部分去除300 ~ 500A的厚度。
9. 如权利要求6所述的方法，其中，该鳍状图案形成为使得上端部具有 30 40nm的宽度，下端部具有50 ~ 70nm的宽度。
10. 如权利要求6所述的方法，还包括在所述形成该鳍状图案的步骤 后，且在形成覆盖该鳍状图案的该4册极的步骤前，在该鳍状图案以外的其它 有源区域表面上形成衬垫绝缘层的步骤。
11. 如权利要求6所述的方法，其中，该接合区域通过将N型杂质以1.0 x 1013~1.0 x 10"离子/cn^的剂量进行离子注入来形成。
12. 如权利要求6所述的方法，其中，该接合区域通过将N型杂质以20 ~ 50keV的能量进行离子注入来形成。
13. 如权利要求6所述的方法，其中，每个接合区域具有以其浓度由该 有源区域的表面向该埋入氧化层逐渐减低的浓度梯度。
14. 如权利要求6所述的方法，在形成该接合区域的步骤后，还包括 在形成有该栅极和该接合区域的该绝缘体上硅基板上形成层间绝缘层以填充围绕该栅极的空间；将该层间绝缘层进行蚀刻以形成使每个接合区域露出的接触孔；以及 在每个接触孔中形成接触插头，使得该接触插头与该接合区域接触。
15. 如权利要求14所述的方法，其中，该接触插头由浓度为1.0 x 102G~2.0 x 1020离子/0113的多晶硅层形成。
全文摘要
本发明涉及一种具有增大尺寸的浮起体的半导体器件及其制造方法。本发明提供能够改善击穿(Punch-through)现象及能够增加晶体管本体体积的半导体器件及其制造方法。本发明实施例的半导体器件，带有堆叠结构的绝缘体上硅(SOI)基板，该堆叠结构包括硅基板、埋入氧化层及硅层，并且该硅层提供有鳍状图案，在沟道宽度方向上形成在该硅层的栅极形成区域中。鳍状图案的下端部宽度大于该鳍状图案的上端部宽度。栅极形成为覆盖该鳍状图案，并且接合区域形成在该栅极两侧的硅层中。
文档编号H01L29/78GK101567374SQ20091012666
公开日2009年10月28日 申请日期2009年3月10日 优先权日2008年4月21日
发明者吴泰京 申请人:海力士半导体有限公司