专利名称：具有增加的感测容限的无电容器动态随机存取存储器单元的制作方法
技术领域：
本发明涉及存储器装置，更具体来说涉及一种包括场效晶体管存储装置的动态随机存取存储器装置。
背景技术：
半导体存储器(例如，随机存取存储器(RAM))是基本半导体装置。RAM装置允许用户在其存储器单元上执行读取及写入操作两者。DRAM是含有个别存储器单元阵列的特定类别的RAM。DRAM装置通常与计算机及计算机系统一起使用。通常，每一单元包括用于保持电荷的电容器及用于存取所述电容器中所保持的电荷的晶体管。所述晶体管通常称作所述DRAM单元的存取晶体管或选择装置。
图1图解说明含有两个相邻DRAM单元100的DRAM存储器电路的一部分。每一单元100含有存储电容器104及存取场效晶体管(FET) 102。对于每一单元，存储电容器104 的一个侧连接到参考电压(图解说明为接地电位)。存储电容器104的另一侧连接到晶体管装置102的漏极。晶体管装置102的栅极连接到字线108。晶体管装置102的源极连接到位线106(也称作数字线)。在组件以此方式连接的存储器单元100的情况下，字线108 通过允许或防止位线106上所携载的信号(表示逻辑“0”或逻辑“1”)写入到存储电容器 104或从存储电容器104读取所述信号来控制对存储电容器104的存取。因此，每一单元 100可含有一个数据位(即，“0”或“1”) 在堆叠式电容器DRAM单元的情况下，随着DRAM装置的大小在物理上继续缩小而难以在小区域中提供具有充足电容(通常大于20飞法(fF))的电容器。此外，难以给存取晶体管提供用于再新操作的良好关断状态泄漏特性及用于写入到单元中的良好接通状态特性。已提出数个设计来解决这些问题。
—个此种设计是消除对电容器的需要的基于绝缘体上硅(SOI)的存储器单元。参见H.万(H. Wann)等人的“S0I衬底上的无电容器DRAM单元(A Capacitorless DRAM Cell on SOI Substrate)”，国际电子装置会议，技术摘要，第635到638页，1993年12月；P.法赞(P. Fazan)等人的“无电容器 1_T DRAM (Capacitor-less I-T DRAM)，，，2002 年 IEEE 国际 SOI会议，第10到13页，2002年10月；K.伊诺赫(K. Inoh)等人的“用于SOI上的嵌入式 DRAM 的 FBC (浮动体单元)(FBC (Floating Body Cell)for Embedded DRAM on SOI) ",2003 年VLSI专题研讨会技术摘要，2003年6月。此类参考文献论述单晶体管无电容器(1T/0C) DRAM单元及采用此类单元的DRAM电路的操作。
然而，此类无电容器单元可遭受与保持时间、存取时间、分布特性及可靠性有关的不良性能特性。在1T/0C DRAM单元中，在衬底块体中产生载子以写入“1”，且从所述衬底块体中拉出载子以写入“0”。在采用平面SOI装置的1T/0C DRAM单元中，载子产生可出现问题。举例来说，当撞击离子化对于此种DRAM单元的操作来说是必不可少时，在较高温度下由于离子化速率且因此量子产率的减小，装置可靠性可不良且效率可减小。而且，平面装置可导致消耗电力的有限操作，因为晶体管必须处于接通状态中。此外，当平面SOI装置的大小在物理上减小时，电荷存储可由于减小的作用区域而受限。
图1是一对常规DRAM单元的示意图； 图2是根据本发明的例示性实施例的存储器单元的三维示意图； 图3是图2的存储器单元沿X方向的横截面视图； 图4是图2的存储器单元沿Y方向的横截面视图； 图5是根据本发明的例示性实施例的存储器单元的一部分的示意图； 图6A是在初始处理阶段时图2的存储器单元沿X方向的横截面视图； 图6B是在中间处理阶段时图2的存储器单元沿X方向的横截面视图； 图6C是在中间处理阶段时图2的存储器单元沿X方向的横截面视图； 图6D是在中间处理阶段时图2的存储器单元沿X方向的横截面视图； 图6D是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图； 图6F是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图； 图6G是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图； 图6H是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图； 图7是根据本发明的另一例示性实施例的存储器单元的横截面视图； 图8是根据本发明的另一例示性实施例的存储器单元的横截面视图； 图9A是根据本发明的另一例示性实施例的存储器单元的横截面视图； 图9B是图9A的存储器单元的一部分的能带图；及 图10是根据本发明的另一例示性实施例的存储器单元的横截面视图。
具体实施例方式在以下实施方式中，参照所附图式，所述所附图式形成其一部分且图解说明其中可实践本发明的具体实施例。在所述图式中，类似参考编号描述所有数个视图中的大致类似组件。
术语“晶片”及“衬底”应理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)及硅架空(SON)技术、经掺杂及未经掺杂半导体、由基底半导体基础支撑的外延硅层及其它半导体结构。此外，当在下文说明中提及“晶片”或“衬底”时，可能已利用了先前工艺步骤来在基底半导体结构或基础中形成区或结。此外，半导体无需基于硅，而是可基于锗化硅、 锗或砷化镓。
存储器单元及形成所述存储器单元的方法包含衬底的表面处的存储晶体管。所述存储晶体管包含第一与第二源极/漏极区之间的主体部分，其中所述源极/漏极区为第一传导性类型的区。所述存储晶体管还包含在至少两个空间平面中至少部分地环绕所述主体部分的栅极结构。位线连接到所述第一源极/漏极区且字线连接到所述栅极结构。
本发明的实施例提供一种具有供用于存储器单元中且特定来说供用于单晶体管无电容器( τ/oc)DRAM单元中的环绕栅极结构的存储晶体管。所述存储晶体管经配置以采用如下方法中的任一者来产生将存储于所述存储晶体管中的电荷a)撞击离子化；b)带间穿隧；及c)沟道起始的二次热电子(CHISEL)。可使用这三种方法的组合来增加载子产生效率。由这些方法所产生的载子(例如，空穴)在写入操作期间存储于所述存储晶体管的主体中。
当第一代高能电子经历与衬底的晶格的碰撞(散射事件)时，撞击离子化产生载子。举例来说，导带中的第一代高能电子经历碰撞，借此从价带释放第二代电子。所述第二代电子留下空穴。高能第一代载子在碰撞时损失能量，因为能量被转移到所述第二代电子。
撞击离子化是载子能量的强大功能。撞击离子化强烈地取决于温度且借助于高电场，但不完全取决于所述电场。在较高温度下由于增加的晶格散射，撞击离子化的频率减小。此外，撞击离子化也强烈地取决于衬底的能带结构，能带结构为本质材料性质。参见V.查德拉姆利(V.Chandramouli)等人的“高性能雪崩光电二极管倍增层的设计考虑 (Design Considerations for High Performance Avalanche Photodiode Multiplication Layers) ”，IEEE电子装置会报，1994年，第41卷，第648到654页。
载子的带间穿隧在存在显著带弯曲(在装置中存在电场的情况下)时发生。与撞击离子化一样，带间穿隧导致电荷载子放大。然而，存在显著差别。带间穿隧强烈地取决于电场且不取决于温度。在MOS晶体管中，带间穿隧是栅极诱发的漏极泄漏(GIDL)的主要原因。
CHISEL机制也导致载子放大。如在此项技术中已知，透过CHISEL机制的载子产生在存在电场的情况下涉及撞击离子化及第二代载子能量增益。
根据本发明的实施例，为1T/0C DRAM单元提供鳍型场效晶体管(FinFET)。FinFET 是多栅极FET，且通常是高级逻辑技术中所采用的完全耗尽型(FD)SOI装置。FD-FinFET通常经设计以消除浮动体效应(FBE)。对于SOI FET，在源极与漏极区之间通常不存在与主体部分的接触，使得所述主体浮动。浮动体效应由于累积于主体中的电荷而导致所述装置的阈值电压的波动，此对FET的常规操作有害。
FD-SOI装置不适合如DRAM单元中所需的电荷存储。当将FinFET用作存储装置时， 具有FBE是有利的。因此，本发明的实施例在FD-SOI装置上方提供具有增加的FBE的部分耗尽型(PD)FinFET。参见D.蒙泰努(D. Mimteanu)等人的“部分耗尽型SOI晶体管中的产生-重组瞬时效应系统实验与模拟(Generation-Recombination Transient Effects in Partially Depleted SOI Transistors :Systematic Experiments and Simulations) ”， IEEE电子装置会刊，1998年8月，第45卷，第8期，第1678到83页，其描述由于PD SOI MOSFET中的FBE所引起的最常见瞬时现象。
图2是根据本发明实施例的存储器阵列四9的示意图。存储器阵列299是包括本文中所描述的DRAM单元200的DRAM存储器阵列。存储器阵列四9的所有单元均为DRAM 单元200。存储器阵列299可包括在半导体芯片290上。
图3是根据本发明实施例构造的DRAM单元200的一部分的示意性三维表示。DRAM 单元200是具有FinFET 201的1T/0C单元。如所图解说明，FinFET 201是N沟道装置。
FinFET 201是部分耗尽型(PD) SOI装置。因此，FinFET 201由掩埋式氧化物层 (BOX) 212上方的硅层215形成。BOX 212上覆基底硅层211。还存在用于将FinFET201与相邻装置隔离的隔离区213。如所图解说明，隔离区213为浅沟槽隔离区。
如在图2中所图解说明，FinFET 201的栅极结构220连接到字线四8。FinFET 201在源极/漏极区235与源极/漏极区230之间包括主体217。如在图2中所图解说明， FinFET 201的源极/漏极区230连接到位线四6，且FinFET 201的源极/漏极区235连接到线四4。由于FinFET 201为N沟道装置，因此空穴存储于主体217中以将“ 1 ”写入到单元200中，且从主体217逐出空穴以将“0”写入到单元200中。
主体217为从衬底层215的表面突出的结构且具有壁或鳍状形状。由于FinFET201 为SOI装置，因此主体217是浮动的。存在与主体217接触的栅极氧化物层225。栅极结构 220在氧化物层225上方。栅极结构220环绕主体217的一部分以形成栅极220a、220b及 220c (参见图4)。栅极220a及220b在主体217的相对侧上，且栅极220c在主体217的顶表面上。如所图解说明，栅极结构220环绕主体217的三个侧，其中栅极220a、220b及220c 互连。在栅极结构220的侧壁上还存在侧壁间隔物226(参见图5)。为清晰起见，侧壁间隔物2 未描绘于图3及4中。
由于栅极结构220环绕主体217的三个侧，因此所述栅极在次阈值及线性操作区中提供良好控制。另外，由于优越的栅极控制，FinFET 201可经形成而具有低阈值电压。当无电荷存储于主体217中时，FinFET 201可具有在大约300mV到大约700mV之间的阈值电压。如所图解说明，FinFET 201的阈值电压为大约500mV。低阈值电压使得能够进行低电力操作，尤其在使用带间穿隧来将“1”写入到单元200中的情况下。此外，与常规平面SOI FET相比，FinFET 201更容易按比例缩小到较小物理尺寸及较低操作电压。
继续参照图3及4，电荷载子(例如，空穴)存储于主体217中。由于主体217为鳍结构，因此与平面装置相比较，其更好地与任何源极/漏极区隔离。因此，电荷可在主体 217中存储更长时间，从而改善DRAM单元200的数据保持特性。
图4F是FinFET 201沿X方向在主体217上方的一点处的横截面视图。如在图4 中所图解说明，栅极氧化物层225在主体217的顶表面上具有厚度T1且在主体217的侧壁上具有厚度T2。如所图解说明，T1大于Τ2。在主体217的侧壁上使用较薄氧化物增加带间穿隧。所增加的带间穿隧在写入“1”的操作期间增加沟道中的载子产生。此外，带间穿隧通常不导致长期装置可靠性降级，而主要使用撞击离子化及CHISEL来产生载子可发生长期装置可靠性降级。因此，透过带间穿隧增强载子产生可改善装置可靠性。
而且，如在图4中所图解说明，主体217具有高度H。随着DRAM单元200的大小按比例缩小，可增加主体高度H以维持主体217的电荷容量。
图5是FinFET 201沿Y方向沿图4的线5_5在栅极结构220上方的一点处的横截面视图。图5图解说明栅极结构220的侧壁上的侧壁间隔物226。而且，图5图解说明为重掺杂N型区的源极/漏极区235、230。为实现PD装置，将主体217的一部分掺杂成P型传导性，而不掺杂主体217的其它部分。如在图5中所图解说明，主体217的邻近于源极/ 漏极区235的侧包括P型区236，而不掺杂邻近于源极漏极区230的侧。
如所图解说明，区236为重掺杂P型卤素区。卤素区236位于源极/漏极区235 与栅极结构220交叠的一点下方且与源极/漏极区235的底部部分接触并接触BOX 212的顶表面。卤素区236确保FinFET 201为PD装置且也增加通过CHISEL机制所产生的载子， 借此增加编程效率。主体217的邻近于连接位线四6的一侧具有提供大编程窗的未经掺杂部分，且允许主体217在所述侧上完全耗尽，从而增强写入“0”操作。
如所图解说明，现在参照图6A到6H描述单个DRAM单元200的制作。图6A到6D 是存储器单元200沿X方向沿线6A-6D在主体217上方的一点处的横截面视图。图6E到 Ml是存储器单元200沿Y方向沿线6E-6H在栅极结构220上方的一点处的横截面视图。存储器阵列299中所有存储器单元的制作可以相同方式同时进行。除了需要先前动作的结果的那些动作以外，无需特定次序。因此，所述次序可更改。
图6A图解说明DRAM单元200的制作的初始阶段。DRAM单元200的制作以未经掺杂SOI材料开始，所述未经掺杂SOI材料由已经历处理从而形成211、212、215的三个层部分组成。可通过合适的已知方法制作所述SOI材料，例如通过植入氧工艺或层转移技术的分离。如所图解说明，掩埋式氧化物层212上的硅层215的厚度T大于大约2000埃。硅基底层211位于掩埋式氧化物层212之下。基底层211及硅衬底层215可为单晶硅层。
在衬底层215内形成隔离区213(参见图3)且以如下材料填充隔离区213 电介质材料，氧化物材料，氧化硅，例如SiO或SW2 ；氧氮化物；氮化物材料，例如氮化硅；碳化硅； 高温聚合物；或其它合适的电介质材料。如上文以图解说明方式所述，隔离区213为STI区且所述电介质材料为高密度等离子体(HDP)氧化物，其为具有有效地填充窄沟槽的高能力的材料。
如在图6B中所图解说明，在衬底层215中蚀刻硅壁结构216，其形成所述FinFET 的“鳍”部分。鳍结构216可具有在大约300埃到大约1000埃之间的宽度W，且具有在大约500埃到大约4000埃之间的高度。如所图解说明，鳍宽度W为大约700埃且鳍高度H为大约2000埃。如上文所述，鳍高度H可随鳍宽度W的减小而增加。在此实例中，DRAM单元 200包括仅一个鳍结构216。然而，DRAM单元200的FinFET可形成为具有多于一个鳍结构 216。鳍结构216还形成FinFET 201的主体217。可通过常规方法形成鳍结构216，例如光学光刻术或间隔物界定光刻术。
如在图6C中所示，通过常规方法在衬底层215上生长或沉积绝缘层225。绝缘层 225优选为高介电常数(高k)材料，但也可使用二氧化硅(SiO2)或氧氮化物。高_k材料是具有大于S^2的介电常数的介电常数的材料。而且，如本文中所使用的术语介电常数是指特定块体材料的本质性质，而非材料在其实际被采用时的有效介电常数，所述有效介电常数可受到材料厚度或其它因素的影响。高k材料的实例包括(但不限于)氧化铪、经氮化的氧化铪(HfON)、掺铝氧化铪(HfAlO)、氧化铝(Al2O3)、氧化锆(ZrO2)、五氧化二钽(Tii2O5)、 氧化镧(Lii2O3)、氧化钛(TiO2)及氧化钇W2O3)。层225可具有从大约10埃到100埃的厚度。如上文所述，主体217的顶表面上的氧化物层225的厚度T1大于主体217的侧壁上的氧化物层225的厚度Τ2。如所图解说明，厚度T1为50埃且厚度T2为大约40埃。
如在图6D中所图解说明，在氧化物层225上方沉积栅极结构或导电层220。导电层220将用作随后形成的FinFET的栅极结构。导电层220可为多晶硅或SixGei_x层，其可重掺杂成N型或P型。而且，导电层220可为由例如Ti、TaN, WN或W及其它材料形成的金属栅极。视需要可通过选择适当的材料来改变导电层220的功能性。可通过常规沉积方法形成导电层220，例如化学气相沉积(CVD)或等离子体化学气相沉积(PECVD)以及其它方法。可图案化且蚀刻层225及220以形成FinFET 201栅极结构。
图6E到6G是类似于图4中所示的横截面视图的横截面视图且描绘进一步制作步骤。如在图6E中所示，在栅极结构220的邻近于将连接线四4的源极/漏极区235的一侧上进行卤素植入以形成重掺杂卤素区236。为此，遮掩(未图解说明)栅极结构220及衬底层215的相对侧且在栅极结构220的边缘下方且与所述边缘大致对准地将掺杂剂植入到衬底层215中。在此实例中，卤素区形成为接触掩埋式氧化物层(B0X)212的顶表面。
将P型掺杂剂(例如硼或铟)植入于衬底层215中。植入剂量可在大约M12原子/cm2到大约lel4原子/cm2之间。在此实例中，植入剂量为大约lel3原子/cm2。可使用多种植入物来调整卤素区236的分布。而且，可进行倾斜植入来形成卤素区236，从而以除相对于衬底层215的顶表面90度以外的角度实施植入。
在植入P型掺杂剂以形成卤素区236之后，以低剂量等级的氧进一步对卤素区236 进行植入，随后是退火工艺，使得二氧化硅(SiO2)的纳米粒子、纳米夹杂物或纳米晶体(也称作重组位点)形成于卤素区236中从而形成局部纳米级电介质岛。所述纳米粒子或纳米晶体的表面在卤素区236中形成陷获位点236'，可由任何已知电子-空穴对产生机制充电所述陷获位点，从而导致可感测的沟道电位的改变。当在结附近形成所形成正向偏压时， 此导致此位垒降低，从而导致移除所陷获电荷，因此擦除所述单元。当选择绝缘体材料、半导体沟道材料来最小化重组时，形成于卤素区236中的陷获位点236'也可充当重组中心。 举例来说，众所周知，SOI衬底的背侧具有陷获位点，但FBE单元按惯例在不存在此类陷获位点的情况下制作于SOI衬底上。在卤素区236中包括形成重组位点的纳米粒子236'增强了写入“0”操作且用以增加DRAM单元200的编程窗。
交替地，在植入P型掺杂剂以形成卤素区236之后，以稀土元素236'(例如铒 (Er)、镨(Pr)或铥(Tm)或其任一组合或全部元素的组合)对卤素区236进行进一步植入以充当产生中心，而不只是充当由于缺陷而形成的重组中心，从而增加卤素区236每一单位体积的电荷产生。当嵌入于半导体中时，稀土元素减小撞击离子化以形成过量e-p对所需的离子化阈值能量(及场)。这些载子从现有场进一步获得能量以形成额外载子。与作为可靠性考虑的撞击离子化不同，以稀土元素236'掺杂硅或锗提供一种形成对于FBE单元来说是必不可少的过量e-p对的方式。虽然铒(Er)、镨(Pr)或铥(Tm)或其任一组合或全部元素的组合是将植入的优选稀土元素，但也可使用镧系元素中的其它稀土元素。
如在图6F中所示，通过已知技术执行轻掺杂源极/漏极(LDD)植入以提供LDD区 237及238。每一 LDD区237、238与栅极结构220的边缘大致对准。LDD区237、238为N型区，其具有与随后形成的源极/漏极区235、230相同的传导性类型。
或者，可使用单独遮掩层级单独形成LDD区237及238。举例来说，当形成LDD区 237时，可保留形成卤素区236所使用的掩模。
图6G描绘侧壁间隔物2 在栅极结构220的侧壁上的形成。如所图解说明，侧壁间隔物2 呈现为通过此项技术中已知的方法形成的氧化物间隔物，其为任何适当的电介质材料，例如二氧化硅、氮化硅、氧氮化物、氧化物/氮化物(ON)、氮化物/氧化物(NO)、氧化物/氮化物/氧化物(ONO)或原硅酸四乙酯(TE0Q及其它材料。
可通过已知方法对源极/漏极区235、230进行植入以实现图6H中所示的结构。源极/漏极区235、230形成为衬底层215内的重掺杂N型区。源极/漏极区235、230形成为接触BOX 212且大致对准于侧壁间隔物226的边缘。可使用例如磷、砷或锑的N型掺杂剂。
可使用常规处理方法来完成DRAM单元200。举例来说，可形成用于将位线、字线及源极线连接到单元200的绝缘层及金属化层。可以(举例来说)二氧化硅、硼硅酸盐玻璃 (BSG)、磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的钝化层(未显示)覆盖整个表面， 所述钝化层经CMP平面化及蚀刻以提供接触孔，然后将所述接触孔金属化以提供触点。也可使用常规导体层及绝缘体层来将单元200连接到外围电路。
图7及8是根据本发明的额外实施例的单元200的横截面视图。通常可如本文中所述如上文结合图6A到6H所述来形成图7及8所图解说明的所述实施例中的每一者。
如在图7中所图解说明，DRAM单元200可包括FinFET 701,FinFET 701具有在源极/漏极区235上方与衬底层215的表面接触的硅化物层745及在源极/漏极区230上方与衬底层215的表面接触的硅化物层740。硅化物层745、740可具有在大约50埃与大约 500埃之间的厚度。在图7的实例中，硅化物层745、740为大约150埃厚。硅化物层745、 740可为(举例来说)硅化钴、硅化钽、硅化镍、硅化钼或硅化钛。
硅化物层245可为与硅化物层240不同的硅化物。可通过此项技术中已知的方法形成硅化物层745、740，例如沉积金属层之后进行退火步骤。层745、740经形成以使得源极 /漏极区235、230中的一者与主体217之间的肖特基(Schottky)势垒高度大于源极/漏极区235、230中的另一者与主体217之间的肖特基势垒高度。肖特基势垒高度取决于硅化物的功函数。较高功函数往往导致较高肖特基势垒。
如在图7中所图解说明，在源极/漏极区235的邻近于连接线四4(参见图2)的侧上肖特基势垒高度相同。或者，可省略漏极硅化物层740，且仅在源极/漏极区235上方可存在硅化物层745。
而且，增加的掺杂剂量增大肖特基势垒。因此，源极/漏极区235中的掺杂剂量可大于源极/漏极区230中的掺杂剂量。在此种情况下，可在单独步骤中形成源极/漏极区 235>230o 在FinFET 701的邻近于线504的侧上提供较高肖特基势垒用于当FinFET 201处于接通状态中时由于栅极穿隧效应而增加主体217中的载子产生。栅极穿隧导致从栅极到主体的穿隧电流，从而增加主体电荷。另外，此种肖特基势垒增加高能量载子，借此增加撞击离子化的可能性。
参照图8，DRAM单元200可包括具有惰性掺杂剂区839的FinFET 801。惰性掺杂剂区839位于主体217的与卤素区236相对且邻近于源极/漏极区230的侧上的栅极结构 220的边缘下方。区839具有非晶掺杂剂分布。以图解说明方式，掺杂剂分布的峰在掩埋式氧化物层(B0X)212内。通过植入惰性离子(例如氩)、锗、硅或其它适当的材料来形成区 839。用于形成区839的植入剂量在大约原子/cm2到大约lel6原子/cm2的范围内， 且期望为大约lel5原子/cm2。
惰性掺杂剂区839通过在FinFET 801的邻近于位线206 (图2)的侧上的BOX 212 中提供重组中心来增强写入“0”操作。此也用于增加DRAM单元200的编程窗。
图9A图解说明可包括于DRAM单元200中的FinFET 901。FinFET 901具有源极 /漏极区235、230，源极/漏极区235、230经升高(抬高)以使得经升高部分93fe、930a与主体217的侧壁上的栅极220a及220b共享相同的水平空间平面。经升高部分93fe、930a为通过已知方法生长于衬底层215上方的外延层。以图解说明方式，经升高部分93fe、930a 包括多个层。部分93fe、930a可具有任何数目个层，所述层可由具有不同带隙的两种或更多种不同材料形成。以图解说明方式，部分93fe、930a包括层904-1到940_n，所述层为 SixGei_x与SiyGei_y的交替层，其中χ不等于y。
图9B是图解说明经升高部分93fe、930a的层940_1到940_n的带能量的能带图。 “Ec”表示导带的能量等级，且“Εν”表示价带的能量等级。在Ec与Ev之间的是禁隙94，其中载子(电子或空穴)在理想上不具有任何所允许能量状态。
如在图9Β中所示，每一层均具有与邻近层不同的带隙。以图解说明方式，层 940-1、940-3 及 940-η 由第一材料 SixGe^x 形成，且层 940-2 及 940-4 由第二材料 SiyGe^y 形成。在图9Β的实例中，所述第一材料具有比所述第二材料大的带隙。因此，第一材料层 940-1、940-3及940-η的Ec与Ev的差(由参考编号90表示)比第二材料层940-2及940-4 的Ec与Ev的差(由参考编号91表示)大。第一材料与第二材料的Ec等级之间的差由参考编号92图解说明。
载子在存在电场的情况下加速穿过所述层且获得能量。在图9Α及9Β的实例中， 电子由于所述材料的Ec等级之间的差92而获得能量。借此，源极/漏极区935中的载子注入速度增加，从而改善撞击离子化的可能性。
以图解说明方式，第一材料与第二材料的Ev等级之间的差(由参考编号93表示)小于第一材料与第二材料的Ec等级之间的差92。因此，空穴获得比电子少的能量。在 FinFET 901为P沟道装置的情况下，源极/漏极区235、230可经配置以使得源极/漏极区 235中的空穴注入速度增加。在此种情况下，第一材料与第二材料之间的Ec差可较大。
图10图解说明可包括于DRAM单元200中的FinFET 1001。除了 FinFET 1001不形成于SOI衬底上以外，FinFET 1001可具有与上文结合图2到9所描述的FinFET中的任一者相同的结构。替代地，FinFET 1001形成于半导体衬底1015上。因此，FinFETlOOl不在掩埋式氧化物层上方。
替代地，存储器单元200包括下伏于P型衬底1015下的重掺杂N槽层1018。N槽层 1018针对少数载子形成势垒。N槽层1018可在形成存储器单元200的装置(例如FinFET 1001)之前通过此项技术中已知的技术形成。尽管FinFET 1001不提供SOI衬底的益处，但其为成本高效的替代物。
上文结合图7到10所描述的特征无需孤立地采用。因此，根据本发明的进一步实施例，上文结合图7到10所描述的特征可在单个DRAM单元200中组合。举例来说且不进行限制，DRAM单元200可包括具有惰性掺杂剂区及经升高源极及漏极区的FinFET。
尽管将以上实施例的DRAM单元200描述为包括FinFET，但本发明并不限于带有具有鳍结构的主体的存储晶体管。本发明可包括具有环绕栅极结构的任何晶体管装置。也就是说，DRAM单元200可包括如下存储晶体管其包括在至少两个空间平面中至少部分地环绕所述晶体管的主体部分的栅极结构。举例来说，DRAM单元200可包括环绕柱形主体或欧米茄FET及其它的侧壁的圆柱形或围绕栅极。
尽管参照N沟道装置描述以上实施例，但本发明也可应用于包括P沟道装置的 DRAM单元200。在DRAM单元200包括P沟道装置的情况下，所述结构的传导性类型将改变， 如在此项技术中已知。举例来说，源极及漏极区将为P型区。
以上说明及图式为例示性且图解说明实现本发明的目标、特征及优点的实施例。 本发明并不打算限于所图解说明的实施例。在以上权利要求书的精神及范围内的本发明的任何修改均应视为本发明的一部分。因此，本发明并不受限于前述说明或图式，而仅受限于所附权利要求书的范围。
权利要求
1.一种存储器装置000)，其包含部分耗尽型存储晶体管(102)，其位于衬底的表面处，所述部分耗尽型存储晶体管包含主体部分017)，其位于第一源极/漏极区Q30)与第二源极/漏极区(23 之间，所述主体部分(217)包括第二传导性类型的重掺杂区036)，所述重掺杂区邻近于所述第二源极/漏极区(235)并与所述第一源极/漏极区(230)分离且具有位于其中的纳米粒子 (236')或纳米夹杂物036')中的一者，所述第一源极/漏极区(230)及第二源极/漏极区(235)包含第一传导性类型的区及栅极结构020)，所述栅极结构(220)在至少两个空间平面中至少部分地环绕主体部分；位线096)，其连接到所述第一源极/漏极区Q30)；及字线098)，其连接到所述栅极结构020)。
2.根据权利要求1所述的存储器装置O00)，其中所述纳米粒子036')包含二氧化硅、铒(Er)、镨(Pr)或铥(Tm)、镧系元素中的元素或其任一组合。
3.根据权利要求1所述的存储器装置000)，其中所述衬底为上覆第一传导性类型的半导体层的第二传导性类型的半导体层。
4.根据权利要求1所述的存储器装置000)，其中所述存储晶体管为FinFET(201)。
5.根据权利要求1所述的存储器装置000)，其中所述栅极结构(220)包含栅极电极， 且其中所述栅极电极包含来自由P+多晶硅、N+多晶硅、P+SixGei_x、N+SixGei_x、Ti、TaN, WN 及W组成的群组的材料。
6.根据权利要求1所述的存储器装置000)，其中所述主体部分(217)含有以惰性离子重掺杂的惰性掺杂剂区，所述惰性掺杂剂区邻近于所述第一源极/漏极区(230)且与所述第二源极/漏极区(23 分离。
7.根据权利要求1所述的存储器装置000)，其中所述惰性掺杂剂区具有在大约M12 原子/cm2到大约lel6原子/cm2的范围内的掺杂剂剂量。
8.根据权利要求1所述的存储器装置000)，其中所述存储晶体管(10 进一步包含在所述栅极结构(220)与所述主体部分(217)之间的绝缘层025)，且其中所述主体部分 (217)的顶表面上的所述绝缘层025)的厚度大于所述主体部分017)的侧壁上的所述绝缘层025)的厚度。
9.根据权利要求1所述的存储器装置000)，其中所述存储晶体管(10 进一步包含在所述第二源极/漏极区(23 与所述主体部分(217)之间的比在所述主体部分(217)与所述第一源极/漏极区(230)之间的肖特基势垒高的肖特基势垒。
10.根据权利要求9所述的存储器装置000)，其中所述存储晶体管(10 进一步包含与所述第二源极/漏极区(23 接触的硅化物层045)。
11.根据权利要求9所述的存储器装置000)，其中所述存储晶体管(10 进一步包含与所述第一源极/漏极区(230)接触的硅化物层040)。
12.根据权利要求1所述的存储器装置000)，其中所述第一(230)及第二(23 源极 /漏极区经升高以使得所述第一(230)及第二(23 源极/漏极区与所述栅极结构(220) 在所述主体部分017)的侧壁上的部分共享相同的水平空间平面。
13.根据权利要求1所述的存储器装置000)，其中所述第一(230)及第二(23 源极 /漏极区各自包括多个层，且其中所述多个层包含至少一个第一材料层及至少一个第二材料层。
14.根据权利要求13所述的存储器装置000)，其中所述第一及第二材料具有不同带隙。
15.一种晶体管装置(102)，其包含 第一传导性类型的第一源极/漏极区O30)； 第一传导性类型的第二源极/漏极区035)；主体部分017)，其用于存储电荷，所述主体部分(217)从衬底的表面突出，所述主体部分(217)位于所述第一(230)与第二(23 源极/漏极区之间，所述主体部分(217)包括第二传导性类型的掺杂区，所述掺杂区邻近于所述第二(23 源极/漏极区并与所述第一源极/漏极区(230)分离且其中具有纳米粒子036')；及栅极结构020)，其在至少两个空间平面中环绕所述主体部分017)。
16.根据权利要求15所述的晶体管装置(102)，其中所述衬底为上覆第一传导性类型的半导体层的第二传导性类型的半导体层。
17.根据权利要求15所述的晶体管装置(102)，其中所述主体部分(217)含有以惰性离子重掺杂的惰性掺杂剂区，所述惰性掺杂剂区邻近于所述第一源极/漏极区(230)且与所述第二源极/漏极区(23 分离。
18.根据权利要求15所述的晶体管装置(102)，其进一步包含在所述栅极结构(220) 与所述主体部分(217)之间的绝缘层，且其中所述主体部分017)的顶表面上的所述绝缘层的厚度大于所述主体部分017)的侧壁上的所述绝缘层的厚度。
19.根据权利要求15所述的晶体管装置(102)，其中所述第一(230)及第二(23 源极 /漏极区经升高以使得所述第一(230)及第二(23 源极/漏极区与所述栅极结构(220) 在所述主体部分017)的侧壁上的部分共享相同的水平空间平面。
20.根据权利要求15所述的晶体管装置(102)，其中所述第一(230)及第二(235)源极/漏极区各自包括多个层，且其中所述多个层包含至少一个第一材料层及至少一个第二材料层。
21.一种制造存储器装置O00)的方法，其包含 在衬底的表面处形成存储晶体管(102)，其包含 形成从所述衬底的表面突出的主体部分017)；在所述主体部分的一侧上形成第一传导性类型的第一源极/漏极区O30)； 在所述主体部分(217)的与所述第一源极/漏极区(230)相对的一侧上形成所述第一传导性类型的第二源极/漏极区035)；形成在至少两个空间平面中至少部分地环绕所述主体部分017)的栅极结构020)， 及形成第二传导性类型的重掺杂区(236)，所述重掺杂区邻近于所述第二源极/漏极区 (235)并与所述第一源极/漏极区(230)分离且其中具有纳米粒子036')； 形成连接到所述第一源极/漏极区的位线096)；及形成连接到所述栅极结构的字线098)。
22.根据权利要求21所述的方法，其中形成所述存储晶体管(10 包含在第二传导性类型的半导体层的表面处形成所述存储晶体管(10 且上覆第一传导性类型的半导体层。
23.根据权利要求22所述的方法，其中形成所述存储晶体管(10 进一步包含形成以惰性离子重掺杂的惰性掺杂剂区(839)，所述惰性掺杂剂区(839)邻近于所述第一源极/漏极区(230)且与所述第二源极/漏极区(23 分离；及在所述栅极结构(220)与所述主体部分(217)之间形成绝缘层。
24.根据权利要求21所述的方法，其中形成所述存储晶体管(10 包含形成部分耗尽型存储晶体管。
25.根据权利要求21所述的方法，其中形成所述存储晶体管(10 进一步包含在所述栅极结构(220)与所述主体部分(217)之间形成绝缘层。
26.根据权利要求21所述的方法，其中形成所述存储晶体管(10 包含形成 FinFET (201,701,801,901,1001)。
27.根据权利要求21所述的方法，其进一步包含通过植入形成所述纳米粒子036')。
全文摘要
本发明揭示一种存储器装置及制造所述存储器装置的方法。所述存储器装置包含在衬底的表面处的存储晶体管。所述存储晶体管包含在第一与第二源极/漏极区之间的主体部分，其中所述源极/漏极区为第一传导性类型的区。所述存储晶体管还包含在至少两个空间平面中至少部分地环绕所述主体部分的栅极结构。位线连接到所述第一源极/漏极区且字线连接到所述栅极结构。
文档编号H01L27/108GK102187459SQ200980140911
公开日2011年9月14日 申请日期2009年10月8日 优先权日2008年10月16日
发明者钱德拉·V·穆利, 古尔特杰·S·桑胡 申请人:美光科技公司