专利名称：接触焊盘下方的mim去耦电容器的制作方法
技术领域：
本发明总的来说涉及半导体器件，更具体地，涉及具有直接设置在外部接触焊盘 下方的金属绝缘体金属(MIM)电容器的半导体器件。
背景技术：
电容器用于多种功能电路中的多种目的的半导体器件，诸如混合信号电路、模拟 电路、无线电频率(RF)电路、动态随机存取存储器(DRAM)、嵌入式DRAM(eDRAM)以及逻辑运 算电路。使用电容器的一个目的是作为去耦电容器，其中，去耦电容器放在功率触点之间以 消除或减小电源线上的噪声，从而防止电源线上的功率峰值因子破坏其他电路。在将去耦电容器与其他电路结合的尝试中，去耦电容器已经被放置在芯片上。使 用芯片上去耦电容器的一种尝试利用薄膜平面电容器。然而，这些电容器通常要求大面积 并且很难设计和制造，使得电容器具有充分大的足够电容。在增加去耦电容器的电容的尝试中，已经使用了金属绝缘体金属(MIM)电容器。 MIM电容器包括形成在电介质层的沟槽中的、其间夹置有电介质层的金属层。然而，在芯片 上放置MIM去耦电容器受到面积和互连量的限制。例如，MIM去耦电容器可以要求大量空 间，并且对布置必须注意。结果，增加了所得到的芯片尺寸。从而，本领域需要要求更少整体芯片面积的用于在芯片上集成去耦MIM电容器的方案。
发明内容
通过在外部接触焊盘下方直接提供去耦MIM电容器的本发明的实施例，通常可以 减小、解决或避免这些和其他问题，并且通常可以实现技术优点。根据本发明的一个实施例，提供了 一种集成电路结构。该集成电路结构包括具有 外部接触焊盘的芯片。一个或多个去耦MIM电容器被直接放置在外部接触焊盘下方。另外， 可以包括一个或多个虚拟去耦MIM电容器。根据本发明的另一实施例，提供了 一种集成电路结构。该集成电路结构包括具有 在其上形成的多个电介质层的衬底。一个或多个有效MIM电容器形成在多个电介质层中。 MIM电容器的第一极板电耦合至Vss或Vdd中的一个，同时另一极板电耦合至Vss和Vdd中的 另一个。外部接触焊盘形成在一个或多个有效MIM电容器之上。另外，可以包括一个或多 个虚拟去耦MIM电容器。根据本发明的又一实施例，提供了一种形成集成电路器件的方法。该方法包括提 供衬底以及在衬底之上形成多个电介质层。一个或多个金属化层形成在多个电介质层中的相邻电介质层之间。多个有效去耦MIM电容器形成在多个电介质层中的至少一个中。外部接触焊盘直接形成在多个有效去耦电容器之上。另外，可以包括一个或多个虚拟去耦MIM 电容器。
为了更好地理解本发明及其优点，现在结合附图进行以下说明作为参考，其中图1是根据本发明实施例的接触焊盘的平面图；图2至图5示出了根据本发明实施例的利用接触焊盘下方的MIM电容器形成半导 体器件的方法的中间步骤；图6是示出根据本发明实施例的去耦MIM电容器的电连接的示意图；图7是根据本发明实施例的去耦MIM电容器阵列的平面图；图8是根据本发明实施例的结合到CUP设计中的去耦电容器的截面图；图9是根据本发明实施例的用于RF电路设计的去耦MIM电容器的截面图；图10是根据本发明另一实施例的用于RF电路设计的去耦MIM电容器的截面图； 以及图IlA和图IlB示出了根据本发明又一实施例的去耦MIM电容器。
具体实施例方式以下详细描述本发明的实施例的制造和使用。然而，应该明白，本发明的实施例提 供可以在多种特定环境中具体化的多种可应用发明思想。所述的特定实施例仅示出了制造 和使用本发明的特定方式，并且不限制本发明的范围。将关于特定环境中的优选实施例描述本发明，S卩，与用于制造eDRAM和混合信号/ RF应用的标准半导体处理技术兼容的集成电容器。然而，还可以将本发明应用于希望将电 容器与其他半导体器件集成的其他设计以及诸如其他信号处理和芯片上系统应用的设计。首先，参考图1，示出了根据本发明实施例的关于半导体管芯上的电路的接触焊盘 布置的平面图。具体地，图1示出了半导体芯片100的一部分的顶视图，其中，接触焊盘104a 和104b被设置成传统接触焊盘图样。半导体管芯100包括在半导体管芯100的上层中形成 的多个输入/输出单元102a和102b。输入/输出单元102a和102b电耦合至半导体衬底 (在图2至图5中部分示出)中的有源区。有源区可以位于输入/输出单元102a和102b 下方，或者例如可以使用位于输入/输出单元102a和102b下方或侧面的导线将它们耦合 至输入/输出单元102a和102b。应该注意，图1中所示的接触焊盘图样为交错结合焊盘图样，但是其他实施例可 以利用适于特定目的的任何焊盘图样。在该实施例中，接触焊盘104a和104b是交错排列 的，并且如图所示被设置到输入/输出单元102a和102b的侧面。接触焊盘104a和104b通 常分别通过一个或多个导电引脚106a/108a和106b/108b耦合至输入/输出单元102a和 102b。例如，导电引脚(pin) 108a和108b通常形成在与其中形成接触焊盘104a和104b的 同一互连层中，同时导电引脚106a和106b通常可以位于通孔层中。如以下更加详细的描述，金属绝缘体金属(MIM)去耦电容器阵列形成在接触焊盘 104a和104b下方。接触焊盘下面的区域提供了可被MIM去耦电容器阵列利用的大量区域，从而使得芯片的整体尺寸减小。然而，应该注意，不是接触焊盘下面所有的区域都可以被使 用，这取决于电路的设计和电特性。例如，由于其他电路和其他性能相关方面的接近度，可 能希望不将MIM去耦电容器阵列放在一些接触焊盘下面。
图2至图5是沿着图1中的A-A线的截面图，并示出了根据本发明实施例的多个 中间处理步骤。虽然在此所包括的描述是指半导体管芯100，但本领域技术人员将认识到， 该处理同样应用于半导体晶片。半导体管芯100包括具有输入/输出区域212和焊盘区域 214的衬底210。半导体管芯100可包括其他区域，诸如存储单元区域(例如，DRAM单元区 域、SRAM单元区域等)、核心或逻辑区域等。还应该注意，虽然每个仅示出了一个用于说明 目的，但可以存在形成在半导体管芯100中的多个输入/输出区域212和焊盘区域214。衬底210可包括掺杂的或不掺杂的体硅、或者绝缘体上半导体(SOI)衬底的有源 层。通常，SOI衬底包括诸如硅的半导体材料层，形成在绝缘体层上。绝缘体层例如可以为 隐埋氧化物(BOX)层或氧化硅层。绝缘体层设置在衬底上，其通常为硅或玻璃衬底。还可 以使用诸如多层或梯度衬底的其他衬底。在一个实施例中，输入/输出区域212包括一个或多个半导体器件以及各种电路 组件和隔离区域。例如，输入/输出区域212可包括图2所示的晶体管220和浅沟槽隔离 (STI) 222。STI 222可通过利用光刻技术对衬底210进行图样化和蚀刻以形成沟槽来形成， 其可以随后被填充电介质材料，诸如二氧化硅、高密度等离子体(HDP)氧化物等。晶体管220包括形成在衬底210上的栅极电介质224和栅电极226。栅极电介质 224优选地为高K电介质材料，诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、它们的 组合等。这种材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪或它们的组
I=I ο在栅极电介质224包括氧化物层的实施例中，栅极电介质224可通过氧化处理 (诸如在包括氧化物、H2O, NO或其结合的环境中的湿或干热氧化)或通过使用四乙基正硅 酸盐(TEOS)和氧作为前体(precursor)的化学气相沉积(CVD)技术形成。栅电极226包括导电材料，诸如金属(例如，钽、钛、钼、钨、钼、铝、铪、钌)、金属硅 化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂 多晶矽、其他导电材料或它们的组合。在一个实例中，非晶硅被沉积并被再结晶以产生多晶 娃(多晶娃)O栅电极226的表面可以包括硅化物层228，以减小栅电极226和上部接触通孔(未 示出)之间的接触阻抗。自对准多晶硅化物层228可通过沉积诸如镍或钴层的金属层并进 行退火来形成。退火使得金属与栅电极相互反应，从而减小了接触阻抗。随后可以去除未 反应的金属层。如图2所示，焊盘区域214包括形成在STI 232之上的导电层230。焊盘区域214 的STI 232和导电层230可以分别用与输入/输出区域212的STI222和栅电极226相同 的材料并使用相同的处理同时形成。硅化物层231可以以与输入/输出区域212中的硅化 物层228相同的方式形成在导电层230的表面之上。如以下更详细的描述，导电层230将 互连在随后处理步骤中形成的叠加电容器的下电极。第一绝缘层240形成在衬底210之上。第一绝缘层240可包括氧化物或其他电 介质材料。例如，在一个实施例中，作为实例，第一绝缘层240可包括SiO2、硼磷硅玻璃(BPSG)、TEOS、旋涂玻璃(SOG)、未掺杂硅酸盐玻璃(USG)、氟化硅玻璃(FSG)、高密度等离子 体(HDP)氧化物或等离子体增强TEOS(PETEOS)，例如沉积约-3000A至约13000A的厚度。 可以执行诸如化学机械抛光(CMP)处理的平面化处理，来平面化第一绝缘层240。利用用于第一接触插塞的图样来图样化第一绝缘层240，然后将导电材料沉积在该图样上形成第一接触插塞(plug)241，以进行与下层电组件的电连接。例如，输入/输出 区域212中的第一接触插塞241提供到晶体管220的源极/漏极区域的电连接。在焊盘区 域214中，第一接触插塞241电耦合至导电层230。作为实例，利用导电材料(诸如钨或其他材料)形成第一接触插塞241。可选地， 在沉积接触插塞材料之前，诸如TiN、TaN、W等的导电阻挡层可以形成在第一绝缘层240之 上。使用诸如CMP处理的平面化处理从第一绝缘层240的顶面上去除过多导电材料。如图所示，第一蚀刻停止层242被沉积或形成在第一绝缘层240之上。作为实例， 第一蚀刻停止层242可包括约300A至约1200A的厚度并且可包括诸如Si3N4、SiC、SiON、 TiN的氮化物或其他电介质材料。如图2所示，第二绝缘层244(其可以包括氧化物、低介电常数材料或与第一绝缘 层240类似的电介质材料)被沉积在第一蚀刻停止层242之上。可选地，第二绝缘层244 可包括其他绝缘材料。在一个实施例中，例如，第二绝缘层244包括约1000A至约5000A 的厚度。第二绝缘层244和第一蚀刻停止层242被图样化用于焊盘区域214中的一个或多 个MIM电容器(在以下描述的随后处理步骤中形成)。如图2中所示，在第二绝缘层244中 形成开口之后，在开口中形成下部电容器电极246，使得每个下部电容器电极246均电耦合 至一个或多个下层第一接触插塞241。在一个实施例中，下部电容器电极246通过以下处 理形成；覆盖沉积导电材料，然后执行平面化处理以从第二绝缘层244的上表面去除导电 材料，从而形成图2所示的下电容器电极。下部电容器电极246可以由金属或金属化合物 (诸如TiN、TaN、钌等)形成，并具有约50A至约500A的厚度。图3示出了根据实施例的在焊盘区域214中沉积电容器绝缘层310和上部电容器 电极312。电容器绝缘层310可以由诸如Ti02、HfO2, A1203、ZrO3和/或其他的高k材料形 成。上部电容器电极312形成在电容器绝缘层310之上，并且可以由金属或金属化合物(诸 如TiN、TaN、钌等)形成。在一个实施例中，电容器绝缘层310具有约10A至约IOOA的厚 度，并且上部电容器电极312具有约5GA至约500A的厚度。图4示出了根据本发明实施例的第三绝缘层410的形成。如图4所示，第三绝缘 层410 (其可以包括氧化物、低介电常数材料或者与第一绝缘层240和第二绝缘层244类似 的电介质材料)被沉积在上部电容器电极312和第二绝缘层244之上。可选地，第三绝缘 层410可包括其他绝缘材料。在一个实施例中，例如，第三绝缘层410包括约1000A至约 5000人的厚度。应该注意，由于在形成第三绝缘层410之前的表面形貌，可能希望执行平面 化处理(诸如CMP处理)以平面化第三绝缘层410。图4还示出了形成第二接触插塞412以进行到下层电组件的电连接。例如，输入 /输出区域212中的第二接触插塞412提供到第一接触插塞241的电连接，第一接触插塞 241又被电耦合至晶体管220的源极/漏极区域。类似地，焊盘区域214中最右边的第二接 触插塞412电耦合至最右边的第一接触插塞241，第一接触插塞241又被电耦合至导电层230，导电层230又被电耦合至下部电容器电极246。焊盘区域214中最左边的第二接触插 塞412提供到上部电容器电极312的电连接。例如，第二接触插塞412可以用诸如钨或其他材料的导电材料形成。可选地，诸如 TiN、TaN、W等的导电阻挡层可以在沉积接触插塞材料之前形成。可以使用诸如CMP处理的 平面化处理从第三绝缘层410的顶面去除过多的导电材料。
图5示出了根据本发明实施例的一个或多个金属化层(例如，金属化层Ml-Mn)和 其间插入的金属层间电介质(IMD)层的形成。如图5所示，一个或多个IMD层510和相关 的金属化层Ml-Mn形成在第三绝缘层410之上。通常，一个或多个IMD层510和相关金属 化层Ml-Mn被用于互连电路(例如，晶体管220)并提供外部电连接。优选地，IMD层510由 通过PECVD技术或高密度等离子体化学气相沉积(HDPCVD)等形成的诸如氟化硅玻璃(FSG) 的低k电介质材料形成，并且可以包括中间蚀刻停止层，类似于蚀刻停止层242。金属化层 Ml-Mn可以由诸如Cu、Ti、Al、Ta、它们的组合等导电材料形成。例如，图5示出了在第三绝缘层410之上形成导线520。导线520使下层第二接触 插塞412的电连接重新布线，在该点，第三接触插塞522被形成经过第一 IMD层510。可以 在整个金属化层重复该处理，以如期望的特定设计那样对电连接进行布线。图5还示出了外部接触焊盘530。外部接触焊盘530电耦合至最上面的金属层Mn， 金属层Mn又通过接触通孔532电耦合至其他电路(未示出)。应该注意，以上参考图没有 按比例绘制，同样地，多种组件的尺寸可以比其他组件更大或更小。特别地，应该注意，与 MIM电容器相比，外部接触焊盘530实质上可以大很多。本领域技术人员将认识到，本发明的实施例提供了放置在外部接触焊盘下面的 MIM电容器。应该注意，还可以包括其他层。例如，还可以形成其他底部凸块金属化层和钝 化层。诸如上面讨论的那些MIM去耦电容器可以提供更大的电容。例如，以40nm设计实现 的实施例可以实现5Ff/单元，或约85Ff/ μ m2。如图6示意性示出的，当MIM电容器被用作在电压源线(例如，Vdd和Vss)之间电 耦合的去耦电容器时，该类型的配置可能特别有用。如图6所示，去耦MIM电容器612的阵 列(在图6中被表示为单个电容器)被放置在一个或多个外部接触焊盘610下面。在利用 去耦电容器612对Vdd和Vss电源线进行去耦的实施例中，MIM电容器的一个极板电耦合至 Vdd和Vss电源线中的一个，MIM电容器的另一个极板电耦合至Vdd和Vss电源线中的另一个。图7示出了根据本发明实施例的MIM去耦电容器阵列的配置的一个实例。图7示 出了可放置在外部接触焊盘530(图7中示出为虚线矩形)下方的多个有效MIM去耦电容 器710和多个虚拟MIM去耦电容器712。虚拟MIM去耦电容器712没有被电连接，而是被包 括以允许将被执行的更加均勻的处理并避免邻近和负载效应。在一个实施例中，除了不存 在用于虚拟MIM去耦电容器712的第一接触通孔241之外，虚拟MIM去耦电容器712可以 以与有效MIM去耦电容器710相同的方式形成。本领域技术人员将认识到，可以使用其他 图样/配置。本领域技术人员将认识到，位于MIM去耦电容器阵列的外围周围的虚拟电容器允 许用于有效MIM去耦电容器的类似处理条件。从而，在如图7所示的实施例中，虚拟电容器 被放置，使得虚拟MIM去耦电容器或其他有效MIM去耦电容器邻近有效MIM去耦电容器的 每一侧。如此，虚拟MIM去耦电容器使得外部有效MIM去耦电容器具有与内部有效MIM去耦电容器相同的周围条件。图8示出了将MIM去耦电容器添加至输入/输出区域的另一个实施例，其中，类似的参考标号表示类似元件。以上参考图1至图5描述的设计表示不使用焊盘下电路(CUP) 设计(即，非CUP设计)的实施例。然而，图8所示的实施例示出了去耦MIM电容器还可以 被用于CUP设计中。在该实施例中，输入/输出区域212中的电路与图8所示的MIM去耦电容器结合， 从而提供在CUP设计中利用MIM去耦电容器的优点。例如，诸如第四IMD层至第六金属化 层的上部金属化层最初可以分配给外部焊盘配置，而例如，诸如第一至第四金属化层的下 部金属化层被分配用于输入/输出单元连接和MIM去耦电容器连接。图9示出了 MIM去耦电容器被放置在外部接触焊盘下面的另一实施例。图9中所 示的实施例在混合信号/无线电频率(RF)系统以及其他芯片上系统(SOC)中特别有用。 在一个实施例中，MIM去耦电容器提供约2Ff/ym2的电容。在该实施例中，MIM去耦电容器 位于最上面的金属化层中。例如，图9示出了金属化层Mn和金属化层Mlri，其中，Mn为最上 面的金属化层。MIM去耦电容器(包括下部电容器电极910和上部电容器电极912，在其间 具有电容器绝缘层914)形成在IMD层916中。下部电容器电极910电耦合至形成在金属 化层Mlri中的导线918。通孔920电耦合直接形成在MIM去耦电容器之上的外部接触焊盘 922。一个或多个通孔924(未示出)提供到导线918的电连接，从而，提供到下部电容器电 极910的电连接。一个或多个通孔926 (未示出)可以在通孔924和覆盖外部接触焊盘928 之间提供电连接。在一个实施例中，外部接触焊盘922电耦合至Vss或Vdd，并且外部接触焊 盘928电耦合至其他。本领域技术人员将认识到，图9所示的实施例可以使用用于形成上述实施例的类 似元件的处理和材料形成。应该注意，多种配置可以被用于上述实施例。例如，通孔可以直接与下层通孔接 触，而不使用图9所示在通孔924和通孔926之间的中间金属线。在另一实施例中，如图10 中的导线1020所示，金属线可以被插入通孔924和通孔926之间。存在关于图1至图5和 图8所示实施例的类似情况，其中，导线可以在其他地方中放置在第二接触插塞412和第一 接触插塞241之间。本领域技术人员将认识到，以上提供的MIM电容器的配置被单独提供用于说明目 的，并且其他类型的MIM电容器可以被用于本发明的其他实施例中。例如，图IlA是平面 图，图IlB是可放置在外部接触焊盘下面的MIM电容器的一个附加实例的截面图。在该实 施例中，MIM去耦电容器包括形成在第一中间电介质层1108中的金属化层Mn中的下部电 容器电极1110。在下部电容器电极1110之上形成第二中间电介质层1114之后，可以蚀刻 开口，并且在下部电容器电极1110的一部分之上形成高k电介质层1116。上部电容器电极 1112形成在高k电介质层1116之上的金属化层Mn+1中，从而在下部电容器电极1110和上 部电容器电极1112之间提供高电容。第一导线1120和第二导线1122可以形成在金属化 层Mn+2中，并且可以分别通过通孔1124电耦合至下部电容器电极1110和上部电容器电极 1112。通孔1124可以以与上述相同的方式形成，并且如单个通孔、直接互连的多个通孔或 插入导线的多个通孔。在一个实施例中，第一导线1120电耦合至Vdd或Vss，第二导线1122 电耦合至Vdd和Vss中的另一个。
可以形成附加金属间电介质层和金属化层，并且外部接触焊盘可以放在MIM电容 器之上。例如，外部接触焊盘530和接触通孔532可以如上参考5所示那样形成。
应该注意，图IlA示出了整体上为矩形或方形仅仅是用于说明的目的，因此，根据 本发明的其他实施例，MIM电容器可以为任何形状。还应该注意，以上参考图IlA和图IlB描述的MIM电容器可以形成在任何金属化 层中。例如，图IlA和图IlB中所示的MIM电容器可以形成在下部金属化层中、上部金属化 层或其间的一些层中。虽然已经详细描述了本发明及其优点，但是应该明白，在不脱离所附权利要求限 定的本发明的精神和范围的情况下，在此可以作出多种改变、替换和变化。而且，本发明的 范围不用于限于说明书中所描述的处理、机器、制造、物质、装置、方法和步骤的组合的具体 实施例。本领域的技术人员根据本发明的公开内容可容易理解，可以根据本公开利用现有 或后来发展执行基本上与本文中所描述的对应实施例相同的功能或者基本实现与本文所 描述的对应实施例相同的结果的处理、机器、制造和物质、装置、方法或步骤的组合。因此， 所附权利要求包括在其范围内，诸如处理、机器、制造和物质、装置、方法或步骤的组合。此 夕卜，每个权利要求都构成单独的实施例，并在各个权利要求和实施例的组合都在本发明的 范围之内。
权利要求
一种集成电路结构，包括芯片，具有外部接触焊盘；一个或多个去耦金属绝缘体金属(MIM)电容器，直接在所述外部接触焊盘下方。
2.根据权利要求1所述的集成电路结构，其中，所述一个或多个去耦MIM电容器形成在 最上面的金属层间电介质层中，其中，所述一个或多个去耦MIM电容器被设置成交错图样。
3.根据权利要求1所述的集成电路结构，其中，所述一个或多个去耦MIM电容器包括一 个或多个虚拟MIM电容器和一个或多个有效MIM电容器，其中，沿着所述一个或多个有效MIM电容器的图样的外部边缘定位所述一个或多个虚 拟MIM电容器的行。
4.一种集成电路结构，包括衬底；多个电介质层，形成在所述衬底之上；一个或多个有效金属绝缘体金属(MIM)电容器，形成在所述多个电介质层中，所述一 个或多个有效MIM电容器的第一极板电耦合至Vss或Vdd中的一个，所述一个或多个有效MIM 电容器的第二极板电耦合至Vss和Vdd中的另一个；以及外部接触焊盘，形成在所述一个或多个有效MIM电容器上方。
5.根据权利要求4所述的集成电路结构，还包括在所述外部接触焊盘下方的一个或多 个虚拟MIM电容器，所述一个或多个虚拟MIM电容器的第一极板和第二极板中的至少一个 不电耦合至Vss或Vdd，其中，所述一个或多个虚拟MIM电容器至少包括沿着所述一个或多个有效MIM电容器 的外围排列的虚拟MIM电容器的行。
6.根据权利要求4所述的集成电路结构，其中，所述一个或多个有效MIM电容器形成在 第一金属化层的下方。
7.根据权利要求4所述的集成电路结构，其中，所述一个或多个有效MIM电容器的上电 极形成在最上面的金属化层中，其中，所述一个或多个有效MIM电容器在所述外部接触焊盘下面排列成交错行。
8.一种形成集成电路器件的方法，所述方法包括提供衬底；在所述衬底之上形成多个电介质层；形成一个或多个金属化层，每个金属化层均形成在所述多个电介质层中的相邻电介质 层之间；在所述多个电介质层中的至少一个中形成多个有效去耦电容器，所述多个有效去耦电 容器中的每一个均为金属绝缘体金属(MIM)电容器；以及在所述多个有效去耦电容器之上直接形成外部接触焊盘。
9.根据权利要求8所述的方法，其中，所述多个有效去耦电容器中的每一个均具有电 耦合至Vdd和Vss中的一个的上极板和电耦合至Vdd和Vss中的另一个的下极板，所述方法还包括在所述外部接触焊盘下面形成多个虚拟去耦电容器，所述多个虚拟 去耦电容器中的每一个均被电隔离。
10.根据权利要求8所述的方法，其中，所述多个有效去耦电容器形成在所述一个或多 个金属化层的第一金属化层下方。
11.根据权利要求8所述的方法，其中，所述多个有效去耦电容器形成在最上面的金属 层间电介质(MD)层中。
全文摘要
本发明公开了接触焊盘下方的MIM去耦电容器和集成电路结构，该集成电路结构包括一个或多个外部接触焊盘，在其下直接形成诸如金属绝缘体金属(MIM)电容器的去耦电容器。在一个实施例中，去耦电容器形成在第一金属化层之下，在另一实施例中，去耦电容器形成在最上面的金属层间电介质层中。去耦电容器的下极板电耦合至Vdd和Vss中的一个，而去耦电容器的上极板电耦合至另一个。去耦电容器可包括形成在外部接触焊盘下面的去耦电容器阵列，并且可以包括一个或多个虚拟去耦电容器。一个或多个虚拟去耦电容器为MIM电容器，其中，上极板和下极板中的至少一个不电耦合至外部接触焊盘。
文档编号H01L21/02GK101847629SQ20101012289
公开日2010年9月29日 申请日期2010年2月26日 优先权日2009年2月27日
发明者谢祯辉, 谢豪泰 申请人:台湾积体电路制造股份有限公司