专利名称：低栅极阻抗的沟槽式功率半导体结构及其制造方法
技术领域：
本发明涉及一种沟槽式功率半导体结构及其制作方法，特别是关于一种低栅极阻抗的沟槽式半导体结构及其制作方法。
背景技术：
当沟槽式功率半导体结构为了增加元件密度而缩小沟槽宽度或缩短沟槽深度时， 于沟槽内的栅极多晶硅结构因截面积变小而阻值变大，使得栅极阻抗变大而影响到功率半导体元件的开关速度，进而造成切换损失(switching loss)增加。图IA与图IB为一典型沟槽式功率半导体的栅极结构的制作流程。如图IA所示，首先，于一硅基材110上制作栅极沟槽130。随后，沿着栅极沟槽130的内侧表面形成一栅极氧化层140。接下来，如图IB所示，沉积多晶硅材料于硅基材110的表面，并以回蚀 (etching back)的方式去除多余的多晶硅材料，以形成一栅极多晶硅结构150于此栅极沟槽130内。此栅极多晶硅结构150的上缘位于栅极沟槽130内，并与硅基材的上表面保持一定的距离。随后，形成一介电结构160于栅极多晶硅结构150上方，以隔离栅极多晶硅结构150与后续制作的源极金属层(图未示)。此制作方法所形成的栅极多晶硅结构150的截面积大小受限于栅极沟槽130的宽度与深度，而会导致栅极阻抗过大，影响功率半导体元件的开关速度。为了解决此问题，一典型的制作方法是让位于沟槽内的栅极多晶硅结构150突出于硅基材的表面，以提升其截面积大小。图2A至图2D显示一典型低栅极阻抗的沟槽式功率半导体的栅极结构的制作流程。此制作流程利用硬质罩幕层(hard mask) 2 取代传统的光阻层(photoresist layer) 来定义栅极沟槽。由于硬质罩幕层224的厚度远小于光阻层的厚度(约0. 5 1微米)，因此，利用硬质罩幕层2M来定义栅极沟槽，可避免蚀刻图形的高宽比(aspect ratio)过大而导致蚀刻难度增加的问题。如图2A所示，首先，在硅基材210上形成一硬质罩幕层224。此硬质罩幕层2 可以是一氧化硅层或是一氮化硅层。在硬质罩幕层224中具有开口 226以定义栅极沟槽。这些开口 2 可利用光阻层(图未示)加以定义，并以选择性蚀刻的方式形成。接下来，如图2B所示，以蚀刻方式形成栅极沟槽230于硅基材210中。图中的虚线即显示蚀刻步骤前，形成于硅基材210上的硬质罩幕层224。一般而言，此蚀刻步骤所采用的是非等向性蚀刻技术。受限于非等向姓蚀刻技术的蚀刻选择性，部分的硬质罩幕层材料也会在此蚀刻步骤中被去除。其次，虽然所采取的是非等向性蚀刻技术，仍然难以避免侧向蚀刻的产生。因此，经过此蚀刻步骤后，不仅硬质罩幕层224的厚度会减少，开口 2 的宽度也会因为侧向蚀刻的存在而扩大。然后，沿着栅极沟槽230的内侧表面形成一栅极氧化层对0。随后，如第2C图所示，填入多晶硅材料于栅极沟槽230与硬质罩幕层224的开口 2 中，并以回蚀(etching back)的方式去除多余的多晶硅材料，以形成一栅极多晶硅结构250。此栅极多晶硅结构250的上缘突出硅基材210的上表面。然后，如图2D所示，去
4除覆盖于硅基材上表面的硬质罩幕层224，使硅基材210裸露于外，以便进行后续的离子植入制程。如前述，经过图2B的蚀刻步骤后，硬质罩幕层224的开口 2 宽度明显大于栅极沟槽230的开口。因此，突出于硅基材的栅极多晶硅结构250的宽度大于位于栅极沟槽 230内的栅极多晶硅结构250的宽度，而在硅基材210的上表面产生遮蔽效果(shadowing effect)，影响后续的离子植入制程。基于此，如何提高栅极多晶硅结构的截面积，同时避免栅极多晶硅结构突出硅基材所产生的遮蔽效果影响后续制程，为本技术领域亟待解决的课题。
发明内容
本发明的主要目的是提供一种低栅极阻抗的沟槽式功率半导体结构及其制造方法，所形成的栅极多晶硅结构突出于硅基材表面，但不会对于周围的硅基材产生遮蔽效果。为达到上述目的，本发明提供一种低栅极阻抗的沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤(a)提供一硅基材；(b)形成一图案层于硅基材的一上表面，此图案层具有一开口以定义一栅极沟槽；(C)通过图案层蚀刻硅基材以形成栅极沟槽; (d)形成一栅极介电层至少覆盖栅极沟槽的内侧表面；(e)形成一第一多晶硅结构于栅极沟槽内；(f)沿着图案层的开口的侧壁形成一间隔层结构(spacer) ； (g)形成一第二多晶硅结构于间隔层结构所定义出的空间内，此第二多晶硅结构覆盖于第一多晶硅结构上；以及 (h)去除间隔层结构与图案层。本发明并提供一种低栅极阻抗的沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤(a)提供一硅基材；(b)形成一栅极沟槽于硅基材内；(c)形成一栅极介电层至少覆盖栅极沟槽的内侧表面；(d)形成一多晶硅结构于栅极沟槽内；(e)形成一保护层结构于栅极沟槽内，并且覆盖多晶硅结构的裸露表面；(e)利用湿氧化的方式，于硅基材的上表面成长一氧化层延伸至保护层结构下方的多晶硅结构；以及(f)去除裸露于外的氧化层。依据前述制造方法，本发明并提供一种低栅极阻抗的沟槽式功率半导体结构。此低栅极阻抗的沟槽式功率半导体结构，其特征在于，包括一硅基材、一栅极沟槽、一栅极氧化层与一栅极多晶硅结构。其中，栅极沟槽位于硅基材内，并且延伸至硅基材的一上表面。 栅极氧化层位于栅极沟槽的内侧表面。栅极多晶硅结构位于栅极沟槽内，并且具有一突出部，向上伸出硅基材的上表面。此突出部的侧面并具有一凹陷，使邻接于栅极沟槽处的硅基材的上表面裸露于外。本发明所述的低栅极阻抗的沟槽式功率半导体结构可避免栅极多晶硅结构突出硅基材所产生的遮蔽效果，进而可以降低切换损失。关于本发明的优点与精神可以借由以下的发明详述及所附附图得到进一步的了解。
图IA与图IB为一传统沟槽式功率半导体结构的制造方法；图2A至图2D为一传统低栅极阻抗的沟槽式功率半导体结构的制造方法；
图3A至图3C为本发明低栅极阻抗的沟槽式功率半导体结构的制造方法的第一实施例；图4A至图4C为本发明低栅极阻抗的沟槽式功率半导体结构的制造方法的第二实施例；图5A至图5E为本发明低栅极阻抗的沟槽式功率半导体结构的制造方法的第三实施例。主要元件附图标记说明硅基材110，210栅极沟槽130，230栅极氧化层140，MO，栅极多晶硅结构150，250介电结构160硬质罩幕层224开口 226硅基材310，410，5IO图案层324开口326栅极沟槽330间隔层结构328栅极介电层340第一多晶硅结构352第二多晶硅结构354氧化层440a，440b, 440c, 540a, 540b, 540c多晶硅结构450，550凹陷 351，451，551保护层结构460第一保护层562凹槽 564第二保护层566第二保护层结构567第一保护层结构56具体实施例方式图3A至图3C为本发明所提供的一种低栅极阻抗的沟槽式功率半导体结构的制造方法的一第一实施例。如图3A所示，首先，提供一硅基材310。随后，形成一图案层324，例如一硬质罩幕层(hard mask)，于硅基材310的一上表面。图案层3M中具有一开口 3 以定义一栅极沟槽330。接下来，通过图案层3 蚀刻硅基材310以形成栅极沟槽330。图中的虚线即显示蚀刻步骤前，形成于硅基材310上的图案层324。值得注意的是，在此蚀刻步骤中，图案层3M的开口 3 的宽度会因为侧向蚀刻的存在而扩大。然后，形成一栅极介电层340至少覆盖栅极沟槽330的内侧表面。随后，如图:3B所示，形成一第一多晶硅结构352于栅极沟槽 330内。就一较佳实施例而言，可先形成一多晶硅层于图案层324与硅基材310上，并填满栅极沟槽330与图案层3M的开口 326。然后再以回蚀(etch back)的方式，去除多晶硅层的多余部分，以形成此第一多晶硅结构352。值得注意的是，此第一多晶硅结构352完全位于栅极沟槽330内。亦即，第一多晶硅结构352的上缘位于硅基材310的上表面的下方。随后，如图;3B所示，沿着图案层3 的开口 3 的侧壁形成一间隔层结构 (spacer) 3280此间隔层结构3 至少覆盖部分的第一多晶硅结构352的一上表面。就一较佳实施例而言，可先沿着图案层3M的开口 3 的侧壁与第一多晶硅结构352的上缘，形成一介电层。然后再以非等向性蚀刻的方式去除此介电层的多余部分，以形成间隔层结构 328于开口 3 的侧壁，并使第一多晶硅结构352的上缘裸露于外。接下来，形成一第二多晶硅结构354于间隔层结构3 所定义出的空间内，并覆盖第一多晶硅结构352的裸露表面。最后，如图3C所示，去除间隔层结构3 与图案层324，使硅基材310的上表面裸露于外。值得注意的是，经过前述制作流程所形成的栅极多晶硅结构具有一突出部(即第二多晶硅结构354)由栅极沟槽330向上伸出硅基材310的上表面。此突出部354的侧面具有一凹陷351，对应于第;3B图的步骤中所形成之间隔层结构328。凹陷351的深度由突出部354的底部向上逐渐递减，并且，凹陷351的上缘延伸至突出部354的上表面。此凹陷 351的存在，可使邻接于栅极沟槽330处的硅基材310的上表面裸露于外。借此，即可避免如图2D所示的传统制作方法所形成的栅极多晶硅结构250所产生的遮蔽效果。图4A至图4C为本发明所提供的一种低栅极阻抗的沟槽式功率半导体结构的制造方法的一第二实施例。如第4A图所示，首先，提供一硅基材410。然后，形成一栅极沟槽430 于硅基材410内。接下来，形成一氧化层440a，440b覆盖硅基材410的裸露表面。然后，形成一多晶硅结构450于栅极沟槽430内。就一较佳实施例而言，可先形成一多晶硅层于硅基材410上，并填满栅极沟槽430。然后再以回蚀的方式，去除多晶硅层的多余部分，以形成此多晶硅结构450。值得注意的是，本实施例的多晶硅结构450完全位于栅极沟槽430内， 并且，此多晶硅结构450的上缘与硅基材410的上表面留有一预设距离。 接下来，如图4A所示，形成一保护层结构460于栅极沟槽430内，并且覆盖多晶硅结构450的裸露表面。此保护层结构460用以阻隔氧原子扩散进入多晶硅结构450内，以达到选择性氧化硅基材410的目的。举例来说，此保护层结构460可以利用氮化硅制作。再有，就一较佳实施例而言，可先形成一保护层于硅基材410上，并填满栅极沟槽430。然后再以回蚀(etch back)的方式去除保护层的多余部分，以形成此保护层结构460。随后，利用湿氧化的方式，于硅基材410的上表面成长一氧化层440c。氧化层440c 可以是由位于硅基材410的上表面的氧化层440b成长而来，也可以是直接生成于硅基材 410的上表面。由于位于栅极沟槽430内的氧化层440a大致被多晶硅结构450与保护层结构460所遮蔽，因此，只有位于硅基材410表面的氧化层440b裸露于外，而会在此湿氧化步骤中快速成长。值得注意的是，除了氧化层440b的厚度会在此湿氧化步骤中快速增加，部分的氧原子也可能横向扩散至保护层结构460下方，使氧化层440c延伸至位于保护层结构460下
7方的多晶硅结构450内。为确保氧化层440c可延伸至保护层结构460下方的多晶硅结构内，氧化层440c的下缘至少需延伸至保护层结构460下方。最后，如图4C所示，去除裸露于外的氧化层440c，以曝露硅基材410的上表面。值得注意的是，在图4A所示的步骤中，虽然多晶硅结构450是完全位于栅极沟槽 430内。但是，如图4B所示，经过后续的氧化层成长步骤，硅基材410的上表面可以下降至多晶硅结构450的上缘的下方。也因此，经过前述制作流程所形成的栅极多晶硅结构450 亦具有一突出部向上伸出硅基材410的上表面。此突出部的最大宽度大致小于栅极沟槽 430的宽度。在突出部的侧面具有一凹陷451，对应于图4B的湿氧化步骤所形成的氧化层 440c。此凹陷451的下缘邻接于硅基材410的上表面，而使邻接于栅极沟槽430的硅基材 410的上表面裸露于外。借此，即可避免如图2D所示的传统制作方法所形成的栅极多晶硅结构250所产生的遮蔽效果。图5A至图5E为本发明所提供的一种低栅极阻抗的沟槽式功率半导体结构的制造方法的一第三实施例。如图5A所示，首先，提供一硅基材510。然后，形成一栅极沟槽530 于硅基材510内。接下来，形成一氧化层MOa，540b覆盖硅基材510的裸露表面。然后，形成一多晶硅结构550于栅极沟槽530内。此多晶硅结构550的上缘与硅基材510的上表面
留有一预设距离。随后，不同于本发明的第二实施例，本实施例沿着栅极沟槽530的侧壁与多晶硅结构550的表面，先形成一第一保护层562。此第一保护层562之厚度小于前述预设距离， 并且小于栅极沟槽530的宽度的一半。因此，在第一保护层562对应于栅极沟槽530处会形成一凹槽564。然后，如图5B所示，形成一第二保护层566与第一保护层562上。此第二保护层566填满栅极沟槽530。一般而言，此第二保护层566的厚度需大于第一保护层562 的厚度。接下来，如图5C所示，去除栅极沟槽530外的第一保护层562与第二保护层566， 以裸露氧化层540b。就一较佳实施例而言，可选用氮化硅作为第一保护层562的材料，氧化硅作为第二保护层566的材料。先利用回蚀的方式，并以第一保护层562为蚀刻终止层，去除多余的第二保护层566，而形成一第二保护层结构567位于凹槽564内。然后再去除裸露于外的第一保护层562，而留下被第二保护层结构567所覆盖的第一保护层结构565。如图5C所示，经过前述蚀刻步骤后，位于硅基材510表面的氧化层MOb裸露于外。接下来，如图5D与图5E所示，如同本发明的制作方法的第二实施例，以湿氧化的方式使氧化层MOb成长，然后再剥除裸露于外的氧化层540c，以曝露硅基材510的上表面。如同于本发明的第二实施例，虽然在图5A的步骤中，多晶硅结构550是完全位于栅极沟槽530内。但是，经过后续的氧化层成长步骤，硅基材510的上表面可以下降至多晶硅结构550的上缘的下方。因此，如图5E所示，所形成的栅极多晶硅结构550亦具有一突出部向上伸出硅基材510的上表面。此突出部的侧面具有一凹陷551，对应于图5D的湿氧化步骤所形成的氧化层MOc，而使邻接于栅极沟槽530的硅基材510的上表面裸露于外。 借此，即可避免如图2D所示的传统制作方法所形成的栅极多晶硅结构250所产生的遮蔽效果。但是，以上所述仅为本发明的较佳实施例而已，不能以此限定本发明实施的范围， 即凡依本发明申请权利要求及发明说明书内容所作的简单的等效变化与修改，皆仍属本发明专利涵盖的保护范围内。另外本发明的任一实施例或申请专利范围不能达到本发明所揭示的全部目的或优点或特点。此外，摘要部分和发明名称仅是用来辅助专利文件搜索之用， 并非用来限制本发明的权利范围。
权利要求
1.一种低栅极阻抗的沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤提供一硅基材；形成一图案层于该硅基材的一上表面，该图案层具有一开口以定义一栅极沟槽； 通过该图案层蚀刻该硅基材以形成该栅极沟槽； 形成一栅极介电层至少覆盖该栅极沟槽的内侧表面； 形成一第一多晶硅结构于该栅极沟槽内； 沿着该开口的侧壁形成一间隔层结构；形成一第二多晶硅结构于该间隔层结构所定义出的空间内；以及去除该间隔层结构与该图案层。
2.如权利要求1所述的低栅极阻抗的沟槽式功率半导体结构的制造方法，其特征在于，该间隔层结构至少覆盖部分该第一多晶硅结构的一上表面。
3.一种低栅极阻抗的沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤提供一硅基材；形成一栅极沟槽于该硅基材内； 形成一栅极介电层至少覆盖该栅极沟槽的内侧表面； 形成一多晶硅结构于该栅极沟槽内；形成一保护层结构于该栅极沟槽内，并且覆盖该多晶硅结构的裸露表面； 利用湿氧化的方式，于该硅基材的上表面成长一氧化层延伸至该保护层结构下方的该多晶硅结构；以及去除裸露于外的该氧化层。
4.如权利要求3所述的低栅极阻抗的沟槽式功率半导体结构的制造方法，其特征在于，该保护层结构由氮化硅所构成。
5.如权利要求3所述的低栅极阻抗的沟槽式功率半导体结构的制造方法，其特征在于，形成该保护层结构的步骤包括沿着该硅基材与该多晶硅结构的表面起伏，形成一第一保护层； 形成一第二保护层于该第一保护层上，该第二保护层填满该栅极沟槽；以及去除该栅极沟槽外的该第一保护层与该第二保护层。
6.如权利要求5所述的低栅极阻抗的沟槽式功率半导体结构的制造方法，其特征在于，该第一保护层由氮化硅所构成，该第二保护层由氧化硅所构成。
7.一种低栅极阻抗的沟槽式功率半导体结构，其特征在于，包括一硅基材；一栅极沟槽，位于该硅基材内，并且延伸至该硅基材的一上表面； 一栅极氧化层，位于该栅极沟槽的内侧表面；以及一栅极多晶硅结构，位于该栅极沟槽内，并且具有一突出部，向上伸出该硅基材的该上表面，该突出部的侧面具有一凹陷，使邻接于栅极沟槽的该硅基材的上表面裸露于外。
8.如权利要求7所述的一低栅极阻抗的沟槽式功率半导体结构，其特征在于，该凹陷的下缘邻接于该硅基材的该上表面。
9.如权利要求7所述的一低栅极阻抗的沟槽式功率半导体结构，其特征在于，该凹陷的上缘邻接于该栅极多晶硅结构的一上表面。
10.如权利要求7所述的一低栅极阻抗的沟槽式功率半导体结构，其特征在于，该突出部的最大宽度大致小于该栅极沟槽的开口宽度。
全文摘要
一种低栅极阻抗的沟槽式功率半导体结构及其制造方法；此低栅极阻抗的沟槽式功率半导体结构包括一硅基材、一栅极沟槽、一栅极氧化层与一栅极多晶硅结构；其中，栅极沟槽位于硅基材内，并且延伸至硅基材的一上表面；栅极氧化层位于栅极沟槽的内侧表面；栅极多晶硅结构位于栅极沟槽内，并且具有一突出部，向上伸出硅基材的上表面；此突出部的侧面并具有一凹陷，使邻接于栅极沟槽处的硅基材的上表面裸露于外。本发明提出的低栅极阻抗的沟槽式功率半导体结构可避免传统栅极多晶硅结构突出硅基材所产生的遮蔽效果。
文档编号H01L29/423GK102194696SQ20101013913
公开日2011年9月21日 申请日期2010年3月19日 优先权日2010年3月19日
发明者许修文 申请人:科轩微电子股份有限公司