专利名称：Mos晶体管源漏应力区的形成方法及mos晶体管制作方法
技术领域：
本发明涉及半导体技术领域，更具体地，本发明涉及一种MOS晶体管源漏应力区的形成方法及MOS晶体管制作方法。
背景技术：
随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小。然而，在 MOS晶体管特征尺寸不断缩小的同时，器件功耗与速度之间的矛盾日益凸显，并阻碍了集成电路技术的进一步发展。提高MOS晶体管沟道区的载流子迁移率是解决所述功耗-速度矛盾的有效手段。 在沟道区载流子迁移率大幅提升的基础上，MOS晶体管可以采用较低的电源电压以降低功耗；同时还可以保证器件有足够的电流驱动能力与速度。通常的，在沟道区引入应力来提高载流子迁移率是一种行之有效的方法。对于MOS晶体管而言，沟道区引入的应力可以改变衬底的晶格结构，进而影响沟道区的能带结构，从而影响沟道区的载流子迁移率。中国专利申请200610146392. 8即公开了一种采用双应力记忆技术(Mress Memory Technique, SMT)在MOS晶体管中引入应力的方法。在该方法中，在MOS晶体管的栅极结构(包含侧壁)形成之后，会分别在NMOS晶体管区域以及PMOS晶体管区域的半导体衬底上沉积具有张应力与压应力的薄膜，并通过后续的退火处理将所述应力薄膜中的应力引入MOS晶体管的沟道区中。对于NMOS晶体管而言，沟道区的张应力可以提升驱动电流 (对应于电子迁移率的提高)，而对于PMOS晶体管而言，沟道区的压应力可以提升驱动电流 (对应于空穴迁移率的提高)。然而，随着器件特征尺寸降低到45纳米以下，器件间距越来越小。相应的，栅极两侧的源漏区上可以用于沉积应力薄膜的区域也越来越窄，特别在侧壁形成之后，已很难再在衬底上沉积应力分布较为均勻的薄膜。
发明内容
本发明解决的问题是提供一种MOS晶体管源漏应力区的形成方法及MOS晶体管制作方法，以简便易行的方法在MOS晶体管的沟道区中引入了应力，所述引入的应力提高了沟道区载流子迁移率，进而提高了 MOS晶体管的驱动能力。为解决上述问题，本发明提供了一种MOS晶体管源漏应力区的形成方法，包括提供半导体衬底，在所述半导体衬底上形成牺牲栅；对所述半导体衬底进行离子注入，在牺牲栅两侧的半导体衬底中形成非晶区；在所述半导体衬底上形成包含固有应力的应力介电层； 对所述半导体衬底进行退火处理，在牺牲栅两侧的非晶区位置形成源漏应力区。可选的，为形成MOS晶体管，还包括在形成源漏应力区后，各向异性刻蚀所述应力介电层，在牺牲栅两侧形成侧壁；在形成侧壁之后，在牺牲栅两侧的半导体衬底中形成浅、深掺杂区；
采用栅极替换工艺在所述侧壁间形成金属栅极与高k介电材料形成的栅介电层。与现有技术相比，本发明具有以下优点1.具有固有应力的应力介电层形成于不包含侧壁的半导体衬底及栅极上，栅极两侧待形成源漏区的区域仍具有较宽的面积，这大大降低了应力薄膜的形成难度；2.应力层通过源漏区位置预先非晶化的半导体衬底将应力转移到源漏区中，并影响沟道区的应力特性，所述沟道区的应力变化提高了载流子迁移率，进而增强了 MOS晶体管的驱动能力。
图1示出了本发明MOS晶体管源漏应力区形成方法的流程。图2至图9示出了采用本发明MOS晶体管源漏应力区的形成方法制作CMOS晶体管的流程。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，现有技术往往通过在包含有侧壁的栅极结构两侧沉积应力薄膜以引入应力。但随着器件特征尺寸降低到45纳米以下，器件间距越来越小，栅极两侧的源漏区上可以用于沉积应力薄膜的区域也越来越窄，特别在侧壁形成之后，已很难再在衬底上沉积应力分布较为均勻的薄膜。针对上述问题，本发明的发明人提供了一种采用应力记忆技术在MOS晶体管源漏形成应力区的方法。在采用该方法制作MOS晶体管的过程中，通过在栅极两侧待形成源漏区的区域上直接沉积包含固有应力的应力介电层来引入应力。由于所述应力介电层形成于不包含侧壁的半导体衬底及栅极上，栅极两侧仍具有较宽的面积，这大大降低了应力薄膜的形成难度。同时，所述应力介电层仍可通过各向异性刻蚀形成侧壁，这也减少了制作成本。参考图1，示出了本发明MOS晶体管源漏应力区形成方法的流程，包括执行步骤S102，提供半导体衬底，在所述半导体衬底上形成牺牲栅(dummy gate)。执行步骤S104，对所述半导体衬底进行离子注入，在牺牲栅两侧的半导体衬底中形成非晶区。执行步骤S106，在所述半导体衬底上形成包含固有应力的应力介电层。执行步骤S108，对所述半导体衬底进行退火处理，在牺牲栅两侧的非晶区位置形成源漏应力区。所述步骤执行后，即可在半导体衬底中形成具有一定应力的沟道区。所述沟道区引入的应力可以有效提升载流子迁移率，进而增强器件的驱动能力。为制作MOS晶体管，在上述步骤实施后，本发明的MOS晶体管制作方法还包括
各向异性刻蚀所述应力介电层，在牺牲栅两侧形成侧壁；在牺牲栅两侧的半导体衬底中形成浅、深掺杂区；采用栅极替换工艺在所述侧壁间形成金属栅极与高k介电材料形成的栅介电
ο ο下面结合制作MOS晶体管的具体实施例，对本发明MOS晶体管源漏应力区的形成方法做进一步说明。参见图2至图9，示出了采用本发明MOS晶体管源漏应力区形成方法形成CMOS晶体管一个实施例的剖面结构示意图。如图2所示，提供半导体衬底201，其中，所述半导体衬底201具有P型掺杂区202 与N型掺杂区203，所述N型掺杂区203用于形成PMOS晶体管，而所述P型掺杂区202用于形成NMOS晶体管。所述P型掺杂区202与N型掺杂区203通过沟槽隔离区204隔离。在具体实施例中，所述半导体衬底201并不局限于单质硅衬底，还可以采用锗、锗硅、绝缘体上硅或其他半导体材料。接着，在所述半导体衬底201上依次形成伪栅介电层205、牺牲栅206以及硬掩膜层220。所述牺牲栅206采用多晶硅，采用类似MOS晶体管多晶硅栅极制作方法来形成所述牺牲栅206。所述硬掩膜层220作为刻蚀多晶硅并形成牺牲栅206的掩膜。依据具体实施例的不同，所述伪栅介电层205可以采用氧化硅或高k介电材料形成。如图3所示，在N型掺杂区203的半导体衬底201表面形成光刻胶层。之后，以所述光刻胶层为掩膜，对所述半导体衬底201进行非晶区离子注入，在P型掺杂区202的牺牲栅206两侧的半导体衬底201中形成非晶区208。在所述非晶区离子注入过程中，注入离子会撞击半导体衬底201中的原子，使所述原子偏离固有的晶格位置，从而将半导体衬底201表面附近的结晶结构破坏为非晶结构。此外，在所述半导体衬底201部分非晶化的同时，注入离子同时还将牺牲栅206的多晶
硅非晶化。在具体实施例中，所述非晶区离子注入采用原子序数大于硅的半导体材料，或氩、 氪、氙等重惰性气体离子，或者其他重离子；注入剂量为lE+Hcm2至5E+15cnT2，注入后，非晶区208的深度为5纳米至30纳米。如图4所示，移除N型掺杂区203上的光刻胶层。接着，在所述半导体衬底201上形成包含固有应力的应力介电层209。在本实施例中，所述包含有固有应力的应力介电层 209为张应力层，所述张应力可以在后续处理时转移到P型掺杂区202上的NMOS晶体管的沟道区中，而沟道区的张应力可以提升电子迁移率，进而提高NMOS晶体管的驱动能力。在不同的实施例中，所述非晶区还可以形成于N型掺杂区203中，在这种情况下， 由于沟道区的压应力可以提升空穴迁移率，进而提高PMOS晶体管的驱动能力。因此，若需要在N型掺杂区203的沟道区中引入应力，则需要在半导体衬底201上形成固有应力为压应力的应力介电层。而对于PMOS晶体管与NMOS晶体管均需要引入应力的情况下，可以在 P型掺杂区和N型掺杂区中形成非晶区后，采用双应力介电层(Dual Stress Liner)工艺分别在N型掺杂区与P型掺杂区上分别形成对应的应力介电层来引入应力，具体而言，所述双应力介电层工艺包括在N型掺杂区与P型掺杂区上同时沉积具有张应力的应力介电层；移除P型掺杂区上的具有张应力的应力介电层；在所述P型掺杂区与具有张应力的应力介电层上同时沉积具有压应力的应力介电层；移除N型掺杂区上的具有压应力的应力介电层。可以看出，在形成所述应力介电层209时，牺牲栅206两侧并未形成侧壁，因此，所述牺牲栅206两侧待形成源漏区的区域仍具有较宽的面积，形成具有均勻应变的介质层的难度也相对较小，这大大提高了本发明MOS晶体管源漏应力区形成方法的可行性。这也使得本发明特别适于45纳米以下CMOS晶体管制作工艺。在具体实施例中，所述应力介电层209采用氮化硅、氮氧化硅、氧化硅或其他介电材料。对于采用氮化硅的应力介电层209，可以采用等离子增强化学气相淀积(PECVD)或高密度等离子体(HDP)化学气相淀积形成，所述高密度等离子体化学气相淀积的反应条件为反应气体包括氩气、硅烷以及氮气，所述硅烷的气体流量为50至500标准立方厘米/ 分，硅烷与氮气的气体流量比为1 1至5 1，反应压力10至100毫托，反应射频偏置功率0至2000瓦。如图5所示，对所述半导体衬底201进行退火处理。在具体实施例中，所述退火处理的退火温度为400摄氏度至1100摄氏度。优选的实施例中，所述退火处理采用快速退火处理(RTP)，所述快速退火处理的退火时间为10秒至300秒。所述半导体衬底201的退火处理使得原非晶区重新结晶，同时，所述原非晶区上方的应力介电层209的应力因退火处理被释放，并转移到原非晶区的半导体衬底中，在原非晶区位置形成了应力区215。所述应力区215相当于记忆了应力介电层209中的应力。 进一步的，所述应力区215的应力直接作用于MOS晶体管的沟道区，从而提高了载流子的迁移率。对于牺牲栅206，其在半导体衬底201非晶化处理的过程中同时被非晶化。因此， 在退火处理之后，牺牲栅206也记忆了一定的应力，但由于牺牲栅206会在后续处理中被移除，因此，所述牺牲栅206上记忆的应力不会影响MOS晶体管沟道区的应力分布。然而，对于N型掺杂区203的半导体衬底201，由于其中不包含有非晶区，因此，在退火处理时，应力介电层209中的应力基本不会向半导体衬底201转移，也就不会在N型掺杂区203的半导体衬底201中形成应力区。如图6所示，在形成应力区215之后，对所述应力介电层进行各向异性刻蚀，在牺牲栅206两侧形成侧壁210。所述侧壁210的制作直接利用了已完成应力释放的应力介电层。接着，以所述牺牲栅206及侧壁210为掩膜，对所述半导体衬底201的P型掺杂区 202与N型掺杂区203分别进行浅掺杂区离子注入，在牺牲栅206两侧的半导体衬底201中形成浅掺杂区207。之后，对所述P型掺杂区202与N型掺杂区203继续进行重掺杂以形成深掺杂区211，所述浅掺杂区207与深掺杂区211共同构成了 MOS晶体管的源漏区。如图7所示，在源漏区形成之后，继续在所述半导体衬底201上形成介电保护层 212，所述介电保护层212至少超过硬掩膜层的上表面。之后，平坦化所述介电保护层212 并移除所述硬掩膜层，直至露出牺牲栅表面。接着，移除所述牺牲栅，以及所述牺牲206下方的伪栅介电层，在原牺牲栅位置形成栅极开口 221，所述栅极开口 221使得半导体衬底201的表面部分露出。如图8所示，在所述介电保护层212与半导体衬底201上形成栅介电层222与功函数金属层223，所述栅介电层222与功函数金属层223覆盖栅极开口 221。接着，继续在所述功函数金属层223上形成栅极导电材料，所述栅极导电材料填满栅极开口 221。之后， 对所述半导体衬底201进行平坦化处理，移除介电保护层212上的栅极导电材料、功函数金属层与栅介电层，仅保留栅极开口 221中的栅介电层与栅极导电材料，所述栅极开口 221中的栅极导电材料与功函数金属层即构成了 MOS晶体管的栅极224。所述栅极224与栅介电层222分别取代原伪栅介电层与牺牲栅，即构成了替代栅极(Iteplacement Gate)。在本实施例中，所述栅介电层222 采用 Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、 A1203、La2O3> ZrO2, LaAlO等高k介电材料；所述功函数金属层223采用TiN, TiAlN, TaN, TaAlN, TaC等金属材料；所述栅极2 采用Ti、Co、Ni、Al、W等金属材料。如图9所示，在所述栅极2M形成之后，部分刻蚀介电保护层212，形成位于源漏区的开口。在所述开口中填充导电材料，形成接触孔226。所述接触孔2 将MOS晶体管的源区、漏区分别引出。至此，采用本发明方法的MOS晶体管制作完成。在上述实施例中，采用后栅工艺形成具有高k栅介电层的MOS晶体管的方法，其特别适合制作45纳米及以下特征尺寸下的MOS晶体管。与现有技术相比，本发明的MOS晶体管源漏应力区形成方法及MOS晶体管制作方法通过在栅极两侧待形成源漏区的区域上直接形成包含固有应力的应力介电层来引入应力。由于所述应力介电层形成于不包含侧壁的半导体衬底及栅极上，栅极两侧仍具有较宽的面积，这大大降低了应力薄膜的形成难度；同时，在MOS晶体管的制作过程中，所述应力层通过源漏区位置预先非晶化的半导体衬底将应力转移到源漏区中，进而影响沟道区的应力特性，所述沟道区的应力变化提高了载流子迁移率，进而增强了 MOS晶体管的驱动能力。应该理解，此处的例子和实施例仅是示例性的，本领域技术人员可以在不背离本申请和所附权利要求所限定的本发明的精神和范围的情况下，做出各种修改和更正。
权利要求
1.一种MOS晶体管源漏应力区的形成方法，其特征在于，包括提供半导体衬底，在所述半导体衬底上形成牺牲栅；对所述半导体衬底进行离子注入，在牺牲栅两侧的半导体衬底中形成非晶区；在所述半导体衬底上形成包含固有应力的应力介电层；对所述半导体衬底进行退火处理，在牺牲栅两侧的非晶区位置形成源漏应力区。
2.如权利要求1所述的MOS晶体管源漏应力区的形成方法，其特征在于， 所述形成非晶区的离子注入采用锗或原子序数大于硅的惰性气体离子。
3.如权利要求1所述的MOS晶体管源漏应力区的形成方法，其特征在于，所述形成非晶区的离子注入的注入剂量为IEHcm 2至5E15cnT2，能量为^eV到 500KeV，注入后，非晶区的深度为5纳米至30纳米。
4.如权利要求1所述的MOS晶体管源漏应力区的形成方法，其特征在于， 所述应力介电层采用氮化硅、氮氧化硅或氧化硅。
5.如权利要求4所述的MOS晶体管源漏应力区的形成方法，其特征在于，所述应力介电层采用氮化硅，采用高密度等离子体化学气相淀积形成所述应力介电层，反应条件为反应气体包括氩气、硅烷以及氮气，所述硅烷的气体流量为50至500标准立方厘米/分，硅烷与氮气的气体流量比为1 1至5 1，反应压力10至100毫托，反应射频偏置功率0至2000瓦。
6.如权利要求1所述的MOS晶体管源漏应力区的形成方法，其特征在于， 所述在所述半导体衬底上形成包含固有应力的应力介电层包括所述非晶区位于形成NMOS晶体管的半导体衬底中，所述应力介电层固有应力为张应力；所述非晶区位于形成PMOS晶体管的半导体衬底中，所述应力介电层固有应力为压应力。
7.如权利要求6所述的MOS晶体管源漏应力区的形成方法，其特征在于，采用双应力介电层工艺分别在形成NMOS晶体管与PMOS晶体管的半导体衬底上形成对应的应力介电层来引入应力。
8.如权利要求1所述的MOS晶体管源漏应力区的形成方法，其特征在于， 所述退火处理的退火温度为400摄氏度至1100摄氏度。
9.如权利要求8所述的MOS晶体管源漏应力区的形成方法，其特征在于， 所述退火处理采用快速退火处理，处理时间为5秒至300秒。
10.一种应用权利要求1所述的源漏应力区形成方法制作MOS晶体管的方法，其特征在于，在形成源漏应力区后，各向异性刻蚀所述应力介电层，在牺牲栅两侧形成侧壁； 在形成侧壁之后，在牺牲栅两侧的半导体衬底中形成浅、深掺杂区； 采用栅极替换工艺在所述侧壁间形成金属栅极与高k介电材料形成的栅介电层。
11.如权利要求10所述的MOS晶体管制作方法，其特征在于，所述金属栅极采用Ti、 Co、Ni、Al 或 W。
12.如权利要求10所述的MOS晶体管制作方法，其特征在于，所述高k介电材料采用 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2 或 LaAlO。
全文摘要
一种MOS晶体管源漏应力区的形成方法，包括提供半导体衬底，在所述半导体衬底上形成牺牲栅；对所述半导体衬底进行离子注入，在牺牲栅两侧的半导体衬底中形成非晶区；在所述半导体衬底上形成包含固有应力的介电层；对所述半导体衬底进行退火处理，在牺牲栅两侧的非晶区位置形成源漏应力区。本发明的MOS晶体管源漏应力区形成方法通过在栅极两侧的源漏区上直接形成包含固有应力的介电层来引入应力，这降低了应力薄膜填充源漏上方的难度，并大大提高了对沟道的应力转换比例。同时，通过源漏区位置预先非晶化的半导体衬底将应力转移到源漏区中，使得刻蚀原介质层、形成侧壁后沟道区的应力仍然保持，所述应力变化提高了载流子迁移率。
文档编号H01L21/8238GK102376575SQ20101025538
公开日2012年3月14日 申请日期2010年8月16日 优先权日2010年8月16日
发明者朱慧珑, 梁擎擎, 钟汇才 申请人:中国科学院微电子研究所