使用宽度可变的掩模开口形成两个或更多个器件结构的半导体工艺的制作方法

专利名称：使用宽度可变的掩模开口形成两个或更多个器件结构的半导体工艺的制作方法
使用宽度可变的掩模开口形成两个或更多个器件结构的半
导体工艺有关申请的交叉参照本申请要求2009年11月13日提交的美国临时专利申请61/261，043的优先权， 该申请全部引用在此作为参考。

发明内容
本发明提供了一种在形成半导体器件的过程中所使用的方法，该方法包括在一 底层的上表面之上形成掩模，其中，所述掩模包括位于所述掩模之中的第一开口和位于所 述掩模之中的第二开口，其中，第一开口比第二开口要宽；通过第一和第二开口对所述底层 进行蚀刻，以在所述底层中形成具有第一宽度的第一沟槽并且在所述底层中形成具有第二 宽度的第二沟槽，其中，第一沟槽比第二沟槽要宽；在所述底层之上以及第一和第二沟槽之 内形成一共形层，其中，所述共形层在第一沟槽中没有碰触到自己，但在第二沟槽中碰触到 自己了 ；在第一和第二沟槽中的共形层露出来的情况下，用第二蚀刻对所述共形层进行蚀 刻以使所述底层在第一沟槽处露出来，其中，在第二蚀刻期间，所述底层在第二沟槽处没有 露出来；以及在第二沟槽中的共形层露出来的情况下，用第三蚀刻对所述底层进行蚀刻以 增大第一沟槽的深度，其中，在执行第三蚀刻之后，第一沟槽比第二沟槽更深。根据本发明的一个方面，上述方法还包括在第一沟槽之内以及第二沟槽之上形 成电介质层；以及使所述电介质层平整化，其中，在使所述电介质层平整化之后，所述电介 质层仍然留在第一沟槽中。根据本发明的一个方面，上述方法还包括在第一沟槽中以及在第二沟槽上形成 一导电层；以及使所述导电层平整化，其中，在使所述导电层平整化之后，所述导电层仍然 留在第一沟槽中。根据本发明的一个方面，在上述方法中，第二沟槽中的第一共形层是浅沟槽隔离。根据本发明的一个方面，在上述方法中，第一沟槽中的第二共形电介质层使第一 和第二电容器板与所述底层电隔离。根据本发明的一个方面，在上述方法中，所述共形层是一共形电介质层，并且，所 述方法还包括在第三蚀刻过程中，从所述共形电介质层中形成电介质间隔物；以及在执 行第三蚀刻之后，在第一沟槽之内形成一共形导电层，其中，第二沟槽内的共形电介质层防 止在第二沟槽内形成共形导电层。根据本发明的一个方面，上述方法还包括从所述底层的上表面除去所述共形导 电层，其中，在从所述底层的上表面除去所述共形导电层之后，所述共形电介质层使共形导 电层与所述底层的上部区域电隔离，并且，其中，所述共形电介质层没有使所述共形导电层 与所述底层的下部区域电隔离。本发明还提供了一种半导体器件，它包括具有上表面的半导体层；位于所述半 导体层的上表面下方的掺杂掩埋层；导电吸收极，所述导电吸收极接触所述半导体层内第 一深度处的掺杂掩埋层并且在所述半导体层的上表面处露出来；以及在所述半导体层内的至少一个隔离区域，所述至少一个隔离区域包括第一部分和第二部分，所述第一部分具有 第一宽度并且从所述半导体层的上表面延伸至所述第一深度，所述第二部分具有比第一宽 度要窄的第二宽度并且从所述第一深度延伸至相对于所述掺杂掩埋层的横向位置，其中， 所述导电吸收极以及所述至少一个隔离区域的至少一部分包括同一层。根据本发明的一个方面，在上述半导体器件中，所述同一层是第一导电层，并且所 述至少一个隔离区域进一步包括在所述半导体层的上表面下方所形成的第二导电层，其 中，所述导电吸收极不包括第二导电层。根据本发明的一个方面，上述半导体器件还包括所述半导体基板包括在所述半 导体基板中的至少两个第一开口 ；在半导体基板之内的掺杂掩埋层，其中，所述掺杂掩埋层 被直接插入所述至少两个第一开口内的第二层之间，并且，所述至少一个第二开口内的电 介质第一层直接覆盖在所述掺杂掩埋层上面。本发明还提供了一种半导体器件，它包括半导体基板，在所述半导体基板中有至 少一个第一开口，其中，所述至少一个第一开口包括第一宽度、第一深度、上部和下部；所述 半导体基板包括在所述半导体基板中的至少一个第二开口，其中，所述至少一个第二开口 包括第二宽度和第二深度，其中，第一宽度比第二宽度要宽，第一深度比第二深度要深；在 所述至少一个第一开口和所述至少一个第二开口之内的电介质层，其中，所述电介质层填 充所述至少一个第二开口并且不填充所述至少一个第一开口，所述电介质层位于所述至少 一个第一开口的上部并且不位于所述至少一个第一开口的下部；以及导电层，所述导电层 在所述至少一个第一开口之内并且不在所述至少一个第二开口之内，其中，所述导电层位 于所述至少一个第一开口的上部以及所述至少一个第一开口的下部，并且，所述电介质层 使所述导电层与第一开口的上部电隔离。根据本发明的一个方面，上述半导体器件还包括所述半导体基板包括在所述半 导体基板中的至少两个第一开口 ；在半导体基板之内的掺杂掩埋层，其中，所述掺杂掩埋层 被直接插入所述至少两个第一开口的下部之内的导电层之间，并且，所述至少一个第二开 口内的电介质层直接覆盖在所述掺杂掩埋层上面。本发明还提供了一种在形成半导体器件的过程中所使用的方法，该方法包括在 一底层之上形成图案化的掩模，其中，图案化的掩模包括具有第一宽度的第一开口和具有 第二宽度的第二开口，第二宽度比第一宽度要窄；执行第一蚀刻，以同时通过第一开口对所 述底层进行蚀刻以形成第一沟槽并且通过第二开口对所述底层进行蚀刻以形成第二沟槽， 所述第一沟槽具有一底部且其宽度与第一宽度大约相同，所述第二沟槽具有一底部且其宽 度与第二宽度大约相同；以及在所述底层之上形成第二光刻胶掩模之前，对第一沟槽的底 部进行蚀刻但不对第二沟槽的底部进行蚀刻。本发明还提供了一种电子系统，它包括半导体器件，该半导体器件包括半导体 基板，在所述半导体基板中有至少一个第一开口，其中，所述至少一个第一开口包括第一宽 度、第一深度、上部和下部；所述半导体基板包括在所述半导体基板中的至少一个第二开 口，其中，所述至少一个第二开口包括第二宽度和第二深度，其中，第一宽度比第二宽度要 宽，第一深度比第二深度要深；在所述至少一个第一开口和所述至少一个第二开口之内的 第一层，其中，所述第一层填充所述至少一个第二开口并且不填充所述至少一个第一开口， 所述第一层位于所述至少一个第一开口的上部并且不位于所述至少一个第一开口的下部；以及第二层，所述第二层在所述至少一个第一开口之内并且不在所述至少一个第二开口之 内，其中，所述第二层位于所述至少一个第一开口的上部以及所述至少一个第一开口的下 部；以及电源，调适成给所述半导体器件供电。根据本发明的一个方面，在上述电子系统中，所述半导体器件是处理器，并且，所 述电子系统进一步包括通过总线耦合到所述处理器的至少一个存储器设备；以及所述电 源被调适成给所述半导体器件供电。根据本发明的一个方面，在上述电子系统中，所述半导体器件是存储器设备，并 且，所述电子系统进一步包括通过总线耦合到所述存储器设备的至少一个处理器；以及 所述电源被调适成给所述至少一个处理器供电。


包括在本说明书中并且构成本说明书的一部分的附图示出了本发明的实施方式 并与具体描述一起用于解释本发明的原理。在附图中图1-30是使用本发明的实施方式形成的各种中间结构的横截面图；以及图31是包括本发明的实施方式的电子系统的示意性描述。应该注意到，已简化了附图中的一些细节，附图的绘制是为了帮助理解本发明的 实施方式而并非要保持严格的结构准确度、细节和比例。
具体实施例方式现在将详细参照本发明的实施方式(示例性实施方式)，在附图中示出其示例。在 可能的情况下，所有附图中相同的标号将指代相同或相似的部件。本发明的各种实施方式包括使用单次掩模步骤，形成两个或更多个结构。例如， 可以使用单次掩模处理过程形成许多结构，这些结构包括横向双极晶体管器件(比如PNP 或NPN器件)的隔离区域、吸收极(sinker)和深基极。下文示例性的描述结合了一类器件 (比如横向PNP器件)，但是应该理解，也可以用相似的工艺形成导电性相反的器件(比如 NPN器件)。一个实施方式是基于窄开口和宽开口的使用，可以使用单次掩模步骤同时使这 些开口图案化以形成不同深度的开口，这取决于初始的开口宽度。在本文中，可互换地使用 术语“开口”、“沟槽”、“凹陷”和“凹槽”，因为在平面图中观察上述两个或更多个沟槽或开口 的初始形状时可以包括细长开口、圆形、椭圆形、方形、矩形、环形等中的一种或多种，这取 决于要形成的最终的结构。此外，当这里使用术语“宽，，和“窄，，描述开口时，是指两个或更多个开口，其中宽 开口比窄开口要宽。使用这些术语来简化本发明的描述，而非用于指示这些开口相对于与 一个或多个其它开口不同的任何结构的大小。在图1-7所描述的一个示例性处理过程中，可以将覆盖层硬掩模10(比如第一氧 化层，其厚度为约500 A到约10，000 A或更厚，这取决于沟槽的深度)沉积在一底层12 (比 如半导体晶片、晶片基板组件(基板)、外延层或者两层或更多层的组合)上，然后，将其压 得更致密。硬掩模层也可以是多层结构，比如氧化物-氮化物-氧化物(ONO)夹层结构， 这种夹层结构包括较薄的衬垫氧化物(比如50 A到300 A氧化物)、接着是氮化物(比如 300 A到1，500 A)、接着是较厚的氧化物(比如1，000 A到10，000 A)。可以用添加的氮化物层作为后续处理工艺的蚀刻-停止层。上述底层12可以包括各种其它的层和结构、掺 杂的区域等，这些可以在本领域技术人员已知的加工过程中的器件中找到。可以形成图案化的掩模14以产生图1所示的结构，掩模14可以是沟槽接触掩模， 具有用于宽且深的沟槽的大临界尺寸(CD)以及用于较窄且较浅的沟槽的窄CD。图案化的 掩模14包括宽开口 16和窄开口 18。接下来，可以用图案化的掩模14对上述覆盖层硬掩模10和底层12进行蚀刻和图 案化处理。在备选实施方式中，在对覆盖层硬掩模10进行蚀刻和图案化处理之后，可以除 去图案化的掩模14，然后，用于对底层12进行蚀刻。在任一处理过程中，使用第一蚀刻对 底层12进行蚀刻，并且除去图案化的掩模14以产生图2的结构，该结构包括图案化的硬掩 模10。可以使用标准技术来执行该蚀刻，以选择性地对硅进行蚀刻且比掩模材料更快。最 好垂直地(各向异性地)蚀刻上述底层(比如硅)。可以使用各种蚀刻技术，比如等离子体 蚀刻、反应性离子蚀刻(RIE)、磁增强RIE (MERIE)、电感耦合等离子体(ICP)、变压器耦合等 离子体(TCP)等等。图2描绘了宽开口 16和窄开口 18，它们是在图案化的硬掩模10和底 层12之内开口的，并且是因上述第一蚀刻而产生的。应该注意到，根据所使用的蚀刻技术， 窄沟槽18的深度可以比宽沟槽16的深度要浅，例如，这是因为本领域已知的干蚀效应而导 致的。另外，在工艺序列的这一点处，可以执行任选的注入，以对宽沟槽侧壁20、窄沟槽侧壁 22和/或沟槽底部区域MJ6等区域进行掺杂。接下来，在图案化的硬掩模10和底层12上沉积了共形的电介质层30而产生图3 的结构，该层30的厚度至少是窄开口 18的宽度的一半，例如，是窄开口的宽度的约0. 7倍， 并且小于宽开口 16的宽度的一半。共形的电介质层30可以是由氧化物构成的，并且在窄 开口 18中该共形的电介质层30碰触到自己了，在宽开口 16中该共形的电介质层30没有 碰触到自己，这就导致窄开口 18内的层比宽开口 16内的要厚。即，共形的电介质层30在 第一(宽)开口 16内仍然是共形的，但在第二(窄)开口 18内却因碰触到自己而基本上 用材料填满了该第二窄开口 18。本领域技术人员应该理解，当共形的电介质层30碰触到自 己时可能会出现一些材料间隙(即“键孔”)。共形的电介质层30可以是用各种技术来沉 积的，比如低压化学汽相沉积(LPCVD)、等离子体增强CVD(PECVD)、大气压CVD(ACVD)、亚大 气压CVD (SACVD)、原子层沉积(ALD)等等。尽管具体提到了氧化物，但是根据上述应用其它 材料可能是合适的，比如氧氮化物、富含硅的氧化物、非硅基氧化物等等。接下来，可以在图3的结构上执行垂直取向的各向异性蚀刻，从而在宽开口 42的 侧壁20处产生电介质间隔物40，并且可以对窄开口 18中的共形的电介质层30进行蚀刻 和平整化处理但并不完全地除去层30，从而产生图4所示的电介质插头44。由此，电介质 间隔物40和电介质插头44是由被蚀刻的共形的电介质层30构成的。在宽开口 16的位置 处，电介质间隔物40，事实上，提供了较窄的第三开口 42，该第三开口 42穿过图案化的硬掩 模10并且进入到底层12中。通过使用等离子体蚀刻、RIE、MERIE以及其它方向性干蚀技 术，可以执行共形的电介质层30的各向异性蚀刻，这对周围的底层12是有选择性的。在形成图4的结构之后，可以穿过第三开口 42执行底层12的第二蚀刻，从而将 第三开口 42转移到底层12中的位置50处。这种蚀刻可以相似于上述工艺程序中之前执 行的底层12的硅蚀刻，这种蚀刻并不显著地对窄开口 18的位置处的底层12进行蚀刻，并 且产生了与图5相似的结构。由此，已经在两次蚀刻处理中使用了本实施方式开始时所形成的单个图案化的硬掩模10，从而形成具有至少三个不同宽度(即第一次蚀刻的宽开口 16 和窄开口 18以及第二次蚀刻的位置50处的开口 42)和至少两个不同深度的多个开口。此 时，可以使用硼等材料对露出来的底层12执行任选的掺杂剂注入。可以将硼(具有或不具 有倾斜和/或旋转)等掺杂剂注入到上述开口的露出来的底部和/或侧壁中，以形成各种 结构，比如P型隔离区域(在N掺杂背景区域中)；到掩埋的P区域(比如P+掩埋层或P 阱)的一个或多个导电吸收极；和/或用于高性能横向PNP晶体管的深P掺杂区域(用于 集电极和发射极的深P区域)。用N型掺杂剂对上述开口进行掺杂的备选实施方式是可能 的，并且在离子注入之后可以任选地执行退火。接下来，可以除去电介质间隔物40和电介质插头44，从而产生图6的结构。这种 蚀刻可以使图案化的硬掩模10薄化，但并不完全除去该硬掩模10。如有必要，可以对图6 的结构执行任选的沟槽底部和/或侧壁注入，以调节露出来的底层12的导电性。通过使 用干蚀，比如反应性离子蚀刻(RIE)或化学机械抛光(CMP)，可以执行厚多晶硅沉积和回蚀 (etchkick)，以从半导体基板上表面上方除去多晶硅层。这产生了多晶硅结构70、72，这些 结构如图7所示留在沟槽中。可以形成多晶硅结构70、72的多晶硅层，其厚度可以大于较 宽的沟槽的宽度的一半，使得多晶硅层在每个沟槽中碰触到自己并且避免了沟槽16、18、42 的中心处出现显著的下沉。此外，通过使用原位技术、离子注入等，多晶硅结构70、72可以 是未掺杂的或掺杂的，这取决于上述应用。接下来，可以执行氧化物蚀刻或CMP，以除去图案 化的硬掩模10。随后，可以执行晶片处理，以产生完成的半导体器件。这种方法对于形成低 电阻P+掩埋层(PBL)结构(比如图12、13所示的那种以及图15所示的双极器件)是很有 用的，下文会对其进行描述。图8描绘了另一个实施方式，并且其开始的处理与图1-5所示的相似。在形成与 图5所示相似的结构之后，导电地掺杂的或未掺杂的多晶硅层(它可以是共形的)可以被 沉积并被平整化，以产生图8的结构，该结构包括底层80、图案化的硬掩模82、宽开口 86处 的电介质间隔物84、窄开口 90处的电介质插头88以及多晶硅结构92 (它可以是导电的)， 正如图所示那样。窄开口 90内的共形的电介质层88可以防止在窄开口 90内形成多晶硅 层92。可以由第一氧化物层构成图案化的硬掩模82，而可以由第二氧化物层构成电介质间 隔物84和电介质插头88。这种方法对于形成一种结构是很有用的，该结构包括由浅且窄的沟槽90中的插 头88构成的浅沟槽隔离(STI)；以及由较宽的沟槽86中所形成的多晶硅结构92构成的较 深的多晶硅隔离。在图16中以及在下文中描绘这种结构。电介质间隔物84可以防止多晶 硅结构92与半导体基板80的上部相接触。图9示出了与图8所示相似的另一个实施方式，该实施方式可以包括形成电介 质结构94，以替代图8的多晶硅结构92。可以由第三氧化物层构成电介质结构94。由此， 完成的结构可以包括图8所示的那些元件，不同之处在于，图9的结构94可以包括氧化物 或另一种电介质材料(比如氮化硅等)。接下来，通过使用CMP或平整化的湿法蚀刻或干 法蚀刻，可以对图案化的硬掩模82进行回蚀，这以大约相同的速率除去了所有露出来的材 料。这种方法可以用于形成在较窄的沟槽90中的浅沟槽隔离(STI)88以及在宽沟槽86中 的较深的隔离84、94。图17描绘了使用图9的方法的结构，下文会对其进行描述。图10-12描绘了另一个示例性的实施方式。本实施方式可以始于根据图1-5所描绘的实施方式形成的图5的结构。在形成与图5所示的相似的结构之后，形成了共形的 氧化物层110或另一个电介质，之后再形成共形的多晶硅层112。在示例性的实施方式中， 宽沟槽114的宽度可以从约为5，000 A到约为15，000 A，并且窄沟槽116的宽度可以从约 为2，000 A到约为10，000 A。可以形成共形的氧化物110的厚度从约为1，200 A到约为 7，000 A，并且共形的多晶硅112的厚度可以从约为3，000 A到约为15，000 A。形成厚度足 够大的共形的氧化物层110从而碰触到自己并且填满了窄开口 116，而共形的氧化物层110 和共形的多晶硅层112没有碰触到自己并且共形地形成于宽开口 114之内。可以执行各向异性的(垂直的)间隔物干蚀，这种干蚀蚀刻了共形的多晶硅层 112，并且对于共形的氧化物层110是选择性的，以从水平的表面除去共形的多晶硅层112， 从而产生多晶硅间隔物118，正如图10所示的那样。接下来，紧跟在共形的氧化物沉积之后 执行平整化处理，从而使氧化物插头120填满了宽沟槽中的开口，正如图11所示那样。可 以继续进行平整化处理(或者可以执行其它方法步骤)，以除去共形的电介质110和图案化 的硬掩模10的多个部分，从而产生图12的结构，这包括在窄开口 116中的氧化物插头112。 可以用多晶硅间隔物118作为电容器的两个平行的板，而氧化物插头120则提供电容器电 介质。在本实施方式中，可以用插头122作为STI，并且共形的氧化物层110使第一和第二 电容器板118与底层(即半导体基板12)相互电隔离。对于本领域技术人员而言，很明显，可以修改上述处理和所得的结构，从而使用单 次掩模步骤形成具有不同图案、宽度和/或材料的各种半导体器件特征。下文描述了示例 性的方法和所得的结构。图13描绘了基板130(比如硅晶片)以及形成于基板130之上的外延层132。应 该理解，在备选实施方式中，替代地，基板130和外延层132可以是单个半导体层，外延层 132是基板内的掺杂区域。图13进一步描绘了掺杂的P+掩埋层(PBL) 134，例如，这是使用 能量足够大的掩模注入以掩埋该注入从而形成的层134。还描绘了窄且浅的多晶硅接触件 (吸收极)136，该接触件136电接触到PBL 134和P+多晶硅隔离结构138。根据上述技术，通过使用单次掩模处理，可以形成多晶硅接触件136和P+多晶硅 隔离结构138。使用掩模和间隔物中的宽开口形成多晶硅隔离结构138，而使用掩模中的窄 开口形成多晶硅接触件136。此外，可以由相同的多晶硅层构成多晶硅吸收极136和多晶硅 隔离结构138的至少一部分。应该注意到，在本文中使用的短语“相同的层”、“相同的电介质层”、“相同的导电 层”等是指在制造过程中在两个或更多个位置处已同时形成为一层的材料。图14的横截面描绘了图13的结构的诸多细节。图14可以包括P型半导体基板 130 (例如，半导体晶片)和N型外延层132。在P型基板130之内形成被注入的N掩埋层 140，然后，在N型外延层132和N型掩埋层140中注入PBL 134。在上述开口内形成P掺杂 多晶硅层136、138之后，P型离子扩散到多晶硅隔离结构138之外以提供P扩散142，并且 P型离子扩散到多晶硅接触件136之外以形成P扩散144。图13、14描绘了一种结构，其中，P+多晶硅吸收极136在半导体层内的第一深度 处接触到PBL 134，并且在半导体层132的上表面处露出来。此外，两个多晶硅结构138和 P扩散142提供了在半导体层132之内的隔离结构，这些隔离结构横向地位于PBL 134的 任一侧，使得PBL 134被直接插入到由138、142所提供的两个隔离之间。每个隔离区域包
10括具有第一水平宽度的第一部分146 ；以及具有第二水平宽度的第二部分148，第二水平 宽度比第一水平宽度要窄。每个隔离区域138的第一部分146从半导体层132的上表面延 伸到第一深度，并且第二部分148从第一深度延伸到相对于掺杂的掩埋层134的横向位置。 图15描绘了一种包括半导体基板150和外延层152的结构，尽管可以使用半导体层内的阱 区域来替代外延层152。图15进一步描绘了在基板150和外延层152内形成的N+掩埋层 (NBL) 154。通过使用包括上述技术的实施方式，这些结构可以被用于形成高性能双极半导 体器件，比如横向PNP器件。在一实施方式中，通过使用上述技术在单个掩模层之内形成两个宽开口和三个窄 开口，并且该处理过程继续下去以提供平整化的多晶硅层(例如，P+掺杂单个平整化共形 多晶硅)以如所描述地提供在宽开口和窄开口之内的多晶硅。在本实施方式中，宽开口内 的多晶硅156提供了 P+多晶硅隔离材料。窄开口内的P+多晶硅形成了 P+多晶硅集电极 158和P+多晶硅发射极160。如有必要，可形成其它结构从而提供横向PNP器件的多个结 构。由此，通过使用只包括一个掩模并只包括一个多晶硅层的处理工艺，形成了两个 隔离结构156、两个PNP器件集电极158以及一个PNP器件发射极160。由集电极158和发 射极提供用于PNP器件的深基极，由掩模层所限定的宽开口内的材料158构成上述隔离。N+ 掩埋层1 可用于隔离横向的PNP。N+掩埋层154也可以用于减少或消除在基板150以及 横向PNP集电极158和发射极160区域之间所形成的寄生性垂直双极结构，正如本领域已 知的那样。应该注意到，横截面中所画出的两个或更多个开口可能是同一开口的两个不同的 部分，例如，若开口是方形、矩形或圆形的话。例如，在图15中，材料158形成于其中的那两 个窄开口可以是按环形构成的同一开口的两个部分，用于围绕着材料160形成于其中的那 个开口。由此，材料158可以完全地包住材料160，或者可以从三个侧面围绕着材料160。由 此，尽管图15描绘了材料158、160形成于其中的三个窄开口，但是应该理解，三个开口的描 述将包括在按照环形、方形、矩形、U形等形成的单个沟槽中形成两个结构158的实施方式。 应该进一步注意到，在一个实施方式中，所得的包括器件集电极158和器件发射极160的横 向PNP晶体管可以比标准结构更紧凑。可以得到这样的结果，是因为深发射极和集电极区 域可以是用小开口区域形成的。此外，所得的横向PNP可以实现比标准横向PNP器件更高 的性能(更高的电流增益、改进的高电流传输能力等)，这是发射极和源极的高长宽比所导 致的，并且还因为这些发射极和源极区域是高度掺杂的。图16描绘了可以使用本发明的技 术形成的两种不同类型的隔离结构，例如，正如图1-5和8所描绘的那样。为了示出，这些 隔离结构是形成于半导体基板162(比如半导体晶片)以及外延层164之内的。如同先前 的实施方式那样，掺杂的掩埋层166可以被注入到半导体基板162和/或外延层164中，这 取决于最终的用途。在本实施方式中，根据上述技术，形成了具有两个宽开口和两个窄开口的掩模，该 掩模被用于蚀刻外延层164和半导体基板162。这在层164、162之内形成了宽开口 168，并 在层164内形成了窄开口 170。形成了共形的电介质层(比如氧化物)，该共形的电介质层 在窄开口 170内碰触到自己，但在宽开口 168内没有碰触到自己。接下来，垂直取向的各向 异性蚀刻形成了在宽沟槽168之内的电介质间隔物172以及在窄开口之内的电介质插头174。接下来，使用了蚀刻，这种蚀刻除去了外延层164和半导体基板162的露出来的部 分(对于电介质间隔物172和电介质插头174是选择性的)，从而使宽开口 168处的开口更 深(即增大了其深度)。除去该掩模，形成和平整化诸如多晶硅的材料构成的共形导电层， 从而产生图16所描绘的结构，该结构包括在宽开口 168的位置处的导电的多晶硅176。在本实施方式中，电介质插头174构成了窄开口 170内的电介质隔离，导电的多晶 硅176构成了导电的隔离，这种导电的隔离通过电介质间隔物172与外延层164的上表面 电隔离。只使用一个掩模而形成宽开口 168、窄开口 170、电介质插头174(通常被称为“浅 沟槽隔离”或“STI”)、电介质隔离物172以及导电的隔离176的全部。形成足够深度的导 电的隔离176，从而接触到基板(即半导体晶片、晶片部分、外延层等)162。将掺杂的掩埋 层166直接插入开口 168的下部之内的导电层176之间，并且并不直接插入开口 168之内 的电介质层172之间。开口 174之内的电介质层直接地覆盖掺杂的掩埋层166。图17描绘了一个实施方式，其中，使用单个掩模可以形成深的隔离和浅的隔离。 作为示例，使用与图16相同的工艺形成本实施方式，不同之处在于，不再形成导电多晶硅 结构176，而是形成另一个电介质层178，从而提供向下到达半导体基板162的深电介质隔 离。由此，图17描绘了半导体基板162、外延层164、注入的掩埋层166、宽开口 168、窄开口 170、电介质间隔物172、电介质插头(STI) 174以及电介质层178。在外延层164的上半部 分处，电介质间隔物172和电介质层178 —起构成了较宽的隔离，并且在外延层164的下半 部分处且在半导体基板162之内电介质层178构成了较窄的隔离。电介质层178由此提供 了围绕着注入的掩埋层166的更深的隔离。将掩埋层166直接插入形成于开口 168之内的 电介质层178和形成于开口 170之内的电介质层174之间，直接地覆盖掺杂的掩埋层166。 使用像氧化物这样的电介质，可以获得更紧凑的隔离，例如，因为当使用电介质时半导体区 域中不会形成耗尽层。当使用多晶硅时(正如图16中的176中那样)，形成了 PN结，这些 PN结可产生耗尽层，这些耗尽层可能会要求更大的横向间隔。图18-M描绘了一实施方式，用于形成一种集成的沟槽电容器结构，这种结构包 括深隔离，该深隔离是用电介质在较宽的沟槽中形成的；STI，该STI是用电介质在较浅的 沟槽中形成的；以及多晶硅电容器板，这些板可以是在较宽的沟槽中用交替的氧化物、多晶 硅、氧化物沉积以及多晶硅沉积后的各向异性多晶硅蚀刻来形成的。这些材料是示例性的， 并且也可以使用不同的或另外的材料(比如硅化物)。在示例性的实施方式中，提供了一种结构，该结构包括半导体基板180和外延层 182。用图案化的掩模184(比如光刻胶)对硬掩模(比如被压实的氧化物)进行蚀刻，从 而提供图案化的硬掩模186。图案化的硬掩模186可以包括如同18所示的三个开口，即第 一开口 188、第二开口 190 (比第一开口 188要宽)和第三开口 192 (比第一开口 188和第二 开口 190要宽)。在所描绘的实施方式中，第一开口 188是两个任意单位那么宽，第二开口 190是四个单位那么宽，第三开口 192是七个单位那么宽。三个开口的宽度是示例性的。在形成图18的结构之后，执行露出来的外延层182的第一蚀刻，从而将这三个开 口从图案化的硬掩模186转移到外延层182，正如图19所示那样。此时，可以执行露出来的 外延层182的任选的掺杂。接下来，形成了第一共形电介质层194，比如氧化硅或氮化硅。 在本实施方式中，第一共形电介质层194是一个单位那么厚，从而在第一开口 188内碰触到自己，但在第二开口 190或第三开口 192中没有碰触到自己，正如图19所示那样。该层的 厚度可以大于第一开口 188的宽度的一半，但小于第二开口 190的宽度的一半，从而避免开 口中心处有过大的沉降。接下来，执行垂直的各向异性第二蚀刻以除去电介质层194从而得到图20的结 构，该第二蚀刻对于图案化的硬掩模186和外延层182是选择性的。这种垂直的各向异性 蚀刻在第二开口 190和第三开口中形成了电介质间隔物200，并且在第一开口 188中形成了 可提供浅沟槽隔离(STI)的电介质插头202。此时，也可以在露出来的外延层182中执行任 选的掺杂。应该注意到，可以用这种掺杂形成多种器件结构的多个部分(比如横向DMOS器 件的漏极延伸)，或者可以用它控制寄生场阈值区域。这种掺杂也可以是上述隔离方案的一 部分。接下来，执行垂直的各向异性第三蚀刻以除去外延层182和半导体基板180从而 得到图21的结构，该第三蚀刻对于硬掩模186、电介质间隔物200和电介质插头202是选择 性的。在形成与图21相似的结构之后，形成了共形的电介质层220和然后形成共形的导 电层222，它们都是一个单位那么厚，正如图22所示那样。共形的电介质层220在第二开口 190内碰触到自己，但在第三开口 192内没有碰触到自己。例如，层220可以包括一个或多 个电介质层，导电层222可以包括一个或多个多晶硅层和/或金属层。接下来，可以对共形的导电层222进行蚀刻以形成导电的间隔物230，该蚀刻对于 电介质层220是选择性的，正如图23所示的那样。然后，可以使电介质层220向下平整化 至硬掩模186，从而在开口 190内形成电介质插头234。在备选的实施方式中，可以执行单 次蚀刻，该蚀刻除去了导电层222和电介质层220，只要不将电介质200和202蚀刻至硬掩 模186的底面水平之下就可以。接下来，形成了另一个电介质层(比如高品质电容器电介 质层23 ，正如图23所示那样。这种电介质层232的厚度可以是一个单位，从而在其余的 开口中位置192处碰触到自己。接下来，例如，通过使用化学机械抛光(CMP)工艺，使图23的结构平整化，以产生 图对的结构。在图18-24的处理过程中，只使用了一个图案化的光刻胶掩模层184来形成如图 24所示的下列结构STI结构，由开口 188处的插头202构成；较宽且较深的隔离结构，由 开口 190处的电介质间隔物200和电介质插头234构成；以及电容器，该电容器包括在开口 192处的两个导电板230和电容器电介质232。第一电介质层构成了在190和192处的电 介质间隔物200以及在188处的电介质插头202。第二电介质层构成了电介质插头234和 电介质结构220，并且第三电介质层构成了在位置192处的电容器电介质232。应该注意到， 根据开口 192的形状，可能需要单独的图案化的蚀刻，从而将层222(图22)分成多个单独 的电容器板(230，图24)。开口 192可以形成一种从上方观察时呈闭合的图(比如矩形)， 在本示例中，可以对该层的末端进行蚀刻从而将导体222分成多个单独的部分230。图25 描绘了一种备选的处理过程，与形成图M的结构所使用的处理过程很相似。在该处理过程 中，在对导电层222进行蚀刻以形成图23所示的导电间隔物230之后，可以对图22的电介 质层220进行蚀刻从而露出半导体基板180。该处理过程根据形成图M的结构所使用处 理过程而继续下去。在本实施方式中，可以在开口 192的底部蚀刻图22的共形的电介质层220从而形成电介质间隔物250，并且图23的电容器电介质层232可以物理地接触到半导 体基板180，正如图25的电容器电介质252所示的那样。一个或多个实施方式的各种方面可以包括下面的元件。典型的窄沟槽可以具有约为0. 1到约为1微米的量级，从而实现0. 5到10微米的 深度。通过使用合适的沟槽蚀刻工具，高达10 1或更大的长宽比是可能的。通常，在窄沟槽中碰触到自己且在宽沟槽中没有碰触到自己的电介质的厚度约为 窄沟槽宽度的约2. 5倍到约4. 0倍，且小于宽沟槽的宽度的一半。较宽的沟槽的宽度通常将大于在窄沟槽中碰触到自己的电介质的厚度的约2. 5 倍。例如，对于0. 5微米的窄沟槽而言，电介质应该至少约为0. 3到约为0. 4微米厚，从而 填满窄沟槽而不留间隙。因此，较宽的沟槽应该大于所沉积的氧化物的2. 5倍，或者大于约 0.9微米。可以用单个掩模同时形成窄-浅沟槽和宽-深沟槽。这些沟槽可以用掺杂的多晶硅来填充从而充当“深-基极”横向-PNP结构的连接、 结隔离、吸收极以及结。可以只使用一个掩模来形成深沟槽隔离和浅沟槽隔离(STI)。通过使用一种处理过程，深沟槽可以是填充有氧化物的或填充有多晶硅的，该处 理过程也在该沟槽的上部形成了氧化物侧壁。可以使用带有各向异性多晶硅蚀刻的交替的氧化物/多晶硅/氧化物沉积，以形 成集成有沟槽流动的电容器。在图18-24的实施方式以及其它实施方式中，这些开口可以包括具有不同宽度的 三个(或更多个)沟槽。具有三种(或更多种)宽度的三个(或更多个)沟槽可以是用单 个掩模构成的，以形成具有三种(或更多种)深度的开口。例如，图21的结构可以是根据 上述处理过程而形成的，上述处理过程使用了第一蚀刻以对底层182进行蚀刻，从而形成 第一沟槽188、第二沟槽190和第三沟槽，到达了第一深度。第二蚀刻穿过第二沟槽190和 第三沟槽192，在第二沟槽处和第三沟槽处对底层进行蚀刻，到达比第一深度更深的第二深 度。第二沟槽也形成了在第一沟槽内的插头202以及在第二沟槽190和第三沟槽192内的 间隔物200。在形成图21的结构之后，可以接着继续上述处理过程，正如图沈-30所示那样。如 图沈所示，形成了第二共形层260 (比如电介质层)。第二共形层260形成于第一开口 188 内的插头202之上，在第二开口 190内碰触到自己从而使第二开口 190填满了电介质，并且 共形地形成于第三开口 192内。接下来，对图沈的结构执行第三蚀刻。第三蚀刻通过第三沟槽对露出来的底层 180、182进行蚀刻，从而产生与图27所示相似的结构。蚀刻第二共形层，以在第二沟槽190 内形成第二插头270并在第三开口 192内形成间隔物272。在第三沟槽192处继续该蚀刻， 以通过第三沟槽192对外延层182和半导体基板180进行蚀刻。这种蚀刻使第三沟槽更深， 达到比第一和第二深度更深的第三深度。根据特定的用途，该处理过程可以继续下去。例如，可以形成图观所示的第三共 形层观0，其厚度足以在第三沟槽192内碰触到自己，并且第三共形层280还形成于第一插 头202和第二插头270之上。可以蚀刻图28的结构的上表面而停止于硬掩模186上，正如图9所示那样，从而在第三沟槽192内产生第三插头四0。可以进一步继续该蚀刻以除去硬 掩模196并产生图30的结构。由此，该处理过程可以形成第一开口 188，其具有位于底层182内的第一深度；第 二开口 190，其具有比第一深度要深的第二深度；以及第三开口 192，其比第一和第二深度 都要深。底层内的三种开口具有三种不同的深度，但都是通过使用一个图案化的掩模而形 成的。应该理解，通过使用该处理过程的变体，可以形成任何数目的不同的沟槽宽度和深 度。各种其它的组合也是可预期的。由此，本发明的各实施方式可以减少在制造半导体器件的过程中所需的掩模步骤 的次数。使用较少数目的掩模可简化制造工艺，增大产量，减小晶片与设备成本以及制造的 循环周期时间，因此，减小了生产完成的半导体器件的成本。可以用本发明的实施方式来 形成隔离结构、到底层区域的吸收极以及横向PNP晶体管所使用的深基极扩散(例如，用 于形成深集电极和发射极区域)。可以在制造各种半导体器件的过程中形成这些结构，例 如，用于功率管理的集成电路技术以及模拟应用等等。可以使用各种技术形成这些器件，例 如，双极互补金属氧化物半导体(BiCMOQ技术、BIPOLAR技术、互补双极(CBIP)技术、互补 MOS (CMOS)技术、双扩散MOS(DMC)Q技术、互补双扩散(CDM0Q技术等。在图31的框图所示的特定的实施方式中，电子系统310可以包括电源312，该电 源可以是经转换的AC电源或DC电源(比如DC电源或电池)。系统310也可以包括处理 器314，处理器314可以是微处理器、微控制器、嵌入式处理器、数字信号处理器中的一个或 多个或者是上述中的两个或多个的组合。处理器314可以通过总线316而电耦合到存储器 318。总线316可以是下列中的一个或多个或者是它们中的一些的组合芯片(或集成电 路)上的总线，比如高级微处理器总线体系结构(AMBA)；芯片外的总线，比如外围部件接口 (PCI)总线；或PCI快速(PCIe)总线。存储器318可以是下列中的一个或多个或者是它们 中的一些的组合静态随机存取存储器；动态随机存取存储器；可以将只读存储器；闪存。 处理器314、总线316和存储器318并入到一个或多个集成电路和/或其它部件中。电子系 统310可以包括其它器件320 (比如其它半导体器件或包括半导体器件的子系统)，并且可 以通过总线322耦合到处理器314。处理器314、存储器318和/或其它器件320中的任一 个或全部都可以由电源312来供电。作为电子系统310的一部分而被包括的半导体器件或 与电子系统310交互作用的半导体器件中的任一个或全部可以包括本发明的一个或多个 实施方式。电子系统可以包括与电信、汽车工业、半导体测试和制造设备、消费类电子器件、 或几乎任何消费类或工业电子设备相关联的设备。虽然用于阐明本发明的宽广范围的数值范围和参数都是近似值，但是具体示例中 所阐明的数值都是尽可能精确地报道的。然而，任何数值都会包含某些误差，这是其测试测 量过程中所发现的标准偏差所必然导致的。此外，本文所揭示的所有范围都应该被理解成 包含任何和所有归于其中的子范围。此外，“小于10”这一范围可以包括介于最小值零和最 大值10之间的任何和所有子范围，即，任何和所有子范围的最小值等于或大于零且最大值 等于或小于10，例如，1到5。在某些情况下，参数所声称的数值可以取负值。在这种情况 下，“小于10”这一范围的示例值可以采用负值，例如，-1，-2，-3，-10，-20，-30等。尽管已相对于一个或多个实现方式示出了本发明，但是在不背离本发明的精神和 范围的情况下可以对所示出的示例作出各种修改和/或变化。另外，尽管本发明的特定特征可能仅仅是结合若干实现方式中的一个进行揭示的，但是如有需要且对任何给定的或特 定的功能有益，这种特征可以与其它实现方式的一个或多个其它特征相结合。此外，术语 “包括”、“具有”、“带有”或其变体被用在说明书和权利要求书中，旨在是包容性的。术语“至 少一个”被用于意指所列项中的一个或多个可以被选择。此外，在上述讨论和权利要求书 中，相对于两个材料所使用的术语“之上”，一个在另一个“之上”意指材料之间有至少某种 接触，而“上方”意指所述材料接近但有可能有一个或多个额外的中间材料使得接触是可能 的但不是必需的。“之上”或“上方”在本文中都不指任何方向性。术语“共形的”描述了一 种涂层材料，共形的材料保持了底层材料的角。术语“约”是指所列的数值可以稍微改动， 只要这种改动不会使处理过程或结构与所示实施方式不一致就可以。最后，“示例性”是指 该描述是作为示例使用的，而非意指它是理想的。对于本领域普通技术人员而言，考虑到本 文所揭示的内容，本发明的其它实施方式将会是明显的。说明书和示例旨在被视为示例性 的，本发明的真正范围和精神由权利要求书指明。 在本申请中使用的相对位置的术语是基于平行于晶片或基板的常规平面或工作 表面的平面来定义的，不管晶片或基板的取向如何。在本申请中使用的术语“水平”或“横 向”是基于平行于晶片或基板的常规平面或工作表面的平面来定义的，不管晶片或基板的 取向如何。术语“垂直”是指与水平相垂直的方向。术语“之上”、“侧”(如在“侦彳壁”中)、 “较高”、“较低”、“上方”、“顶部”和“之下”是相对于晶片或基板的顶面上的常规平面或工作 表面而定义的，不管晶片或基板的取向如何。
权利要求
1.一种在形成半导体器件的过程中所使用的方法，包括在一底层的上表面之上形成掩模，其中，所述掩模包括位于所述掩模之中的第一开口 和位于所述掩模之中的第二开口，其中，第一开口比第二开口要宽；通过第一和第二开口对所述底层进行蚀刻，以在所述底层中形成具有第一宽度的第一 沟槽并且在所述底层中形成具有第二宽度的第二沟槽，其中，第一沟槽比第二沟槽要宽；在所述底层之上以及第一和第二沟槽之内形成一共形层，其中，所述共形层在第一沟 槽中没有碰触到自己，但在第二沟槽中碰触到自己了 ；在第一和第二沟槽中的共形层露出来的情况下，用第二蚀刻对所述共形层进行蚀刻以 使所述底层在第一沟槽处露出来，其中，在第二蚀刻期间，所述底层在第二沟槽处没有露出 来；以及在第二沟槽中的共形层露出来的情况下，用第三蚀刻对所述底层进行蚀刻以增大第一 沟槽的深度，其中，在执行第三蚀刻之后，第一沟槽比第二沟槽更深。
2.如权利要求1所述的方法，其特征在于，所述共形层是第一共形电介质层，并且，所述方法还包括 在第一沟槽之内以及在第二沟槽之上形成第二共形电介质层； 在第一沟槽之内、在第二共形电介质层之上以及在第二沟槽之上形成一共形导电层； 对所述共形导电层进行各向异性蚀刻，以形成第一导电部分和第二导电部分，其中，第 一和第二导电部分是彼此电隔离的；以及在第一和第二导电部分之间形成电容器电介质层，其中，第一导电部分是电容器的第 一板，第二导电部分是电容器的第二板，并且，电容器电介质是所述电容器的电容器电介 质。
3.如权利要求1所述的方法，其特征在于，所述共形层是第一共形导电层，并且，所述方法还包括 在第三蚀刻过程中，从所述第一共形导电层中形成导电间隔物；以及 在执行第三蚀刻之后，在第一沟槽之内形成第二共形导电层，其中，第二沟槽内的第一 共形导电层防止在第二沟槽内形成第二共形导电层。
4.一种在形成包括横向双极晶体管的半导体器件的过程中所使用的方法，所述方法包括在半导体基板之上形成一掩模层，其中，所述掩模层包括第一、第二和第三开口以及第 四和第五开口，第一、第二和第三开口都具有第一宽度，第四和第五开口都具有比第一宽度 要宽的第二宽度，并且，这些开口使所述半导体基板露出来；通过每个开口对所述半导体基板进行蚀刻且蚀刻至第一深度，以在所述半导体基板中 形成第一、第二、第三、第四和第五沟槽；在每个沟槽之内形成共形层，使得所述共形层在第一、第二和第三沟槽之内碰触到自 己并且在第四和第五沟槽之内没有碰触到自己；对所述共形层进行各向异性蚀刻，以使所述半导体基板在第四和第五沟槽处露出来， 其中，这种各向异性蚀刻没有使所述半导体基板在第一、第二和第三沟槽处露出来；在对所述共形层进行各向异性蚀刻之后，通过第四和第五沟槽对所述半导体基板进行 蚀刻且蚀刻至比第一深度更深的第二深度；以及在每个沟槽之内形成导电层，其中，第一和第二沟槽之内的导电层被调适成充当横向 双极晶体管的集电极，第三沟槽之内的导电层被调适成充当横向双极晶体管的发射极，并 且，第四和第五沟槽之内的导电层和第二共形层被调适成充当横向双极晶体管的器件隔离 结构。
5.如权利要求4所述的方法，还包括在对所述共形层进行各向异性蚀刻之后，从第四沟槽以及从第五沟槽除去所述共形层。
6.如权利要求5所述的方法，其特征在于，在每个沟槽之内形成导电层包括使导电层形成至一厚度，该厚度足以使导电层在每个沟槽之内碰触到自己；以及从半导体基板的上表面之上除去导电层并且使导电层留在每个沟槽之内。
7.—种横向双极晶体管，包括半导体基板，所述半导体基板至少包括第一、第二和第三开口以及第四和第五开口，第 一、第二和第三开口都具有第一宽度和第一深度，第四和第五开口都具有比第一宽度要宽 的第二宽度以及比第一深度要深的第二深度；以及在每个开口之内的导电层，其中，每个开口之内的导电层包括同一导电层，其中，第一 和第二开口之内的导电层被调适成充当横向双极晶体管的集电极，第三开口之内的导电层 被调适成充当横向双极晶体管的发射极，并且，第四和第五开口之内的导电层被调适成充 当横向双极晶体管的器件隔离结构。
8.如权利要求7所述的横向双极晶体管，还包括在半导体基板之内的掺杂掩埋层，其中，第一、第二和第三开口中的导电层覆盖在掺杂 掩埋层上面，所述掺杂掩埋层被直接插入第四和第五开口内的导电层之间，并且，所述掺杂 掩埋层没有被直接插入第四和第五开口内的导电层之间。
9.一种半导体器件，包括半导体基板，在所述半导体基板中有至少一个第一开口，其中，所述至少一个第一开口 包括第一宽度、第一深度、上部和下部；所述半导体基板包括在所述半导体基板中的至少一个第二开口，其中，所述至少一个 第二开口包括第二宽度和第二深度，其中，第一宽度比第二宽度要宽，第一深度比第二深度 要深；在所述至少一个第一开口和所述至少一个第二开口之内的第一层，其中，所述第一层 填充所述至少一个第二开口并且不填充所述至少一个第一开口，所述第一层位于所述至少 一个第一开口的上部并且不位于所述至少一个第一开口的下部；以及在所述至少一个第一开口之内且不在所述至少一个第二开口之内的第二层，其中，所 述第二层位于所述至少一个第一开口的上部以及所述至少一个第一开口的下部。
10.一种在形成半导体器件的过程中所使用的方法，包括在一底层之上形成图案化的掩模，所述图案化的掩模具有第一开口、第二开口和第三 开口，所述第一开口具有第一宽度，所述第二开口具有比第一宽度要宽的第二宽度，所述第 三开口具有比第二宽度要宽的第三宽度；通过第一开口对所述底层进行蚀刻且蚀刻至第一深度以形成在所述底层中的第一沟槽，通过第二开口对所述底层进行蚀刻以形成在所述底层中的第二沟槽，以及通过第三开 口对所述底层进行蚀刻以形成在所述底层中的第三沟槽；在所述底层之上形成第一共形层，其中，第一共形层在第一沟槽之内碰触到自己，并且 共形地形成于第二沟槽内和第三沟槽内；对第一共形层进行蚀刻以在第一沟槽内形成第一插头并且在第二沟槽内和第三沟槽 内形成间隔物，并且，通过第二沟槽并通过第三沟槽对所述底层进行蚀刻且蚀刻至比第一 深度要深的第二深度；在所述底层之上形成第二共形层，其中，第二共形层是形成于所述第一插头之上，在第 二沟槽内碰触到自己，并且共形地形成于第三沟槽内；以及对第二共形层进行蚀刻，以在第二沟槽内形成第二插头并且在第三沟槽内形成间隔 物，并且，通过第三沟槽对所述底层进行蚀刻且蚀刻至比第二深度要深的第三深度。
全文摘要
用于半导体器件的方法和结构可以使用不同宽度的掩模开口，以形成多种不同深度、不同材料和不同功能的结构。例如，描述了用于形成浅沟槽隔离、深隔离、沟槽电容器、基极、发射极和集电极以及用于横向双极晶体管的其它结构的处理工艺和结构。
文档编号H01L21/762GK102064129SQ20101055417
公开日2011年5月18日 申请日期2010年11月11日 优先权日2009年11月13日
发明者A·吉比, F·希伯特, S·J·高尔 申请人:英特赛尔美国股份有限公司