专利名称：集成电路结构及其形成方法
技术领域：
本发明涉及集成电路，且尤其涉及一种半导体鳍板及鳍式场效应晶体管(Fin field-effect transistor ；FinFet)及其形成方法。
背景技术：
随着集成电路持续微小化(down-scaling)及对集成电路的高速要求的增加，随 着尺寸不断减小的同时，晶体管必须具有更高的驱动电流。为了配合上述需求，因而发展出 鳍式场效应晶体管。由于鳍式场效应晶体管的沟道除了包括鳍板的顶表面之外，还有额外 的侧壁部分，故沟道宽度增加。由于晶体管的驱动电流与沟道宽成比例，鳍式场效应晶体管 的驱动电流因而大于平面晶体管。
发明内容
为克服上述现有技术的缺陷，根据本发明的一实施例，集成电路结构包括半导体 基板包括半导体基板包括在第一元件区的第一部分，以及在第二元件区的第二部分。第一 半导体鳍板在半导体基板上，且具有第一鳍板高度。第二半导体鳍板在半导体基板上，且具 有第二鳍板高度。第一鳍板高度大于第二鳍板高度。根据本发明的一实施例，集成电路结构的形成方法包括提供一半导体基板，包括 在一第一元件区的一第一部分，以及在一第二元件区的一第二部分；在该半导体基板上形 成一第一半导体鳍板，且具有一第一鳍板高度；以及在该半导体基板上形成一第二半导体 鳍板，且具有一第二鳍板高度，其中该第一鳍板高度大于该第二鳍板高度。本发明也包括其他实施例。本发明对于减少源极及漏极区的电流拥挤有正面影响。由于应力源极及漏极区的 体积增加，也增加了鳍式场效应晶体管的沟道区上的张力及压缩应力。此外，也降低了硅化 物区的电流拥挤效应。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施 例，并配合附图，作详细说明如下
图1-图10为根据一实施例，制造具有不同鳍板高度的半导体鳍板的中间阶段的 剖面图。图11A、图11B、图12、图13、图14A、图14B、图15A-图15C、图16A及图16B为根据
另一实施例，制造鳍式场效应晶体管的中间阶段的剖面图及透视图。图17显示在半导体晶片中的元件区。图18显示静态随机存取存储器包括具有不同鳍板高度的鳍板的二鳍式场效应晶体管。其中，附图标记说明如下
20 基板100、200 元件区22 垫层对、317 掩模层30、30_1、30_2 浅沟槽隔离区1；34、2；34 光致抗蚀剂136、236 凹陷138、238、310 鳍板Hfinl、Hfin2、Hfin’ 鳍板高度160 J60 鳍式场效应晶体管150、250、314 栅极介电质152、252、316 栅极电极318 细间隙物320 栅极间隙物324 外延半导体层T 厚度328 虚线327、329 线330、332 硅化物区
具体实施例方式因本发明的不同特征而提供数个不同的实施例。本发明中特定的元件及安排是为 了简化，但本发明并不以这些实施例为限。举例而言，于第二元件上形成第一元件的描述可 包括第一元件与第二元件直接接触的实施例，亦包括具有额外的元件形成在第一元件与第 二元件之间、使得第一元件与第二元件并未直接接触的实施例。本发明提供一种新颖的方法以形成具有不同鳍板高度度的半导体鳍板以及鳍式 场效应晶体管。本发明说明制造实施例的中间步骤，并讨论各种实施例。在各实施例的图 示及说明中，以类似的元件符号表示类似的元件。参照图1，提供半导体基板20。在一实施例中，半导体基板20包括硅。在半导体 基板中也可包括其他常用的材料如碳、锗、镓、砷、铟、及/或磷等。半导体基板20包括在元件区100的一部分及在元件区200的一部分。在一实施 例中，元件区100及200为不同区域，包括逻辑核心(logic core)区、存储区(例如为嵌入 静态随机存取存储器区)、模拟(analog)区、输入/输出(10，也称为周边(peripheral)) 区、虚设区(以形成虚设图案)等。上述参考元件区域显示于图17中。在一实施例中，元 件区100为逻辑核心区，而元件区200为输入/输出区。在另一实施例中，元件区100为ρ 型鳍式场效应晶体管区，而元件区200为η型鳍式场效应晶体管区。在半导体基板20上可形成垫层22及掩模层24。垫层22可为薄膜包括例如利用热 氧化工艺所形成的氧化硅。垫层22可作为半导体基板20与掩模层M间的粘着层。垫层22 也可作为蚀刻掩模层M的蚀刻停止层。在一实施例中，掩模层M由氮化硅形成，例如利用低压化学气相沉积(LPCVD)。在另一实施例中，掩模层M的形成是借硅的热氮化(thermal nitridation of silicon),或等离子体阳极氮化(plasma anodic nitridation)。掩模层 24在后续光微影工艺中作为硬掩模。在基板20中形成浅沟槽隔离区30 (标示为30_1及30_2)。浅沟槽隔离区30的深 度可介于约100纳米至约250纳米，但也可使用其他不同深度。然而，应了解本发明所述尺 寸仅为举例之用，其可依所使用的形成技术不同而改变。可利用已知方法形成浅沟槽隔离 区30，因此其工艺细节在此不详述。参照图2，元件区100以光致抗蚀剂134为掩模，而暴露出元件区200。而后暴露 出的浅沟槽隔离区30_2在蚀刻步骤中形成凹陷，而得到基板20中的凹陷236。所得结构如 图3所示。半导体基板20在凹陷236间的部分因而形成鳍板238，其鳍板高度表示为Hfin2。 在一实施例中，鳍板高度Hfin2介于15纳米至约30纳米，但其也可更大或更小。而后移除光 致抗蚀剂134。参照图4，元件区200以光致抗蚀剂234为掩模，而暴露出元件区100。暴露出的 浅沟槽隔离区30_1在蚀刻步骤中形成凹陷，而得到凹陷136，如图5所示。半导体基板20 在凹陷136间的部分因而形成鳍板138，其鳍板高度表示为Hfinl。在一实施例中，鳍板高度 Hfinl介于25纳米至约40纳米，但其也可更大或更小。鳍板高度Hfinl及Hfin2彼此不同。鳍 板高度的差异Olfinl-Hfin2)的绝对值可大于约5纳米，更或大于约10纳米。并且，Hfinl/Hfin2 的比例可大于约1. 25，更或大于约1. 33。而后，如图6所示，移除掩模层M及垫层22。若掩模层M是以氮化硅所形成，则 可利用热磷酸湿蚀刻移除，而若垫层22是以氧化硅形成，则可利用稀氢氟酸移除。应注意 如图6所示，在浅沟槽隔离区30底部下的基板20的部分可视为半导体基板，而鳍板138及 238可视为在半导体基板上。图7说明分别在元件区100及元件区200中形成鳍式场效应晶体管160及沈0。 首先，以例如注入的方式，使良好的掺质(well dopants)导入暴露出的鳍板138及238中。 在一实施例中，元件区100为ρ形鳍式场效应晶体管区，元件区200为η形鳍式场效应晶体 管区，在鳍板138中进行η型不纯物注入以掺杂η型不纯物如磷，且在鳍板238中进行ρ型 不纯物注入以掺杂P型不纯物如硼。分别形成栅极介电质150及250以覆盖鳍板138及238 的顶表面及侧壁。可借由热氧化形成栅极介电质150及250，因此可包括热氧化硅(thermal silicon oxidation)。而后分别在栅极介电质150及250上形成栅极电极152及252。在 一实施例中，各栅极电极152及252覆盖多于一个的鳍板138及238，使得所得到的各鳍式 场效应晶体管160及260分别包括多于一个的鳍板138及238。在另一实施例中，各鳍板 138及238可用以形成一个鳍式场效应晶体管。而后形成鳍式场效应晶体管剩余的元件，包 括源极及漏极区以及源极及漏极硅化物(未显示)。形成这些元件的工艺为习知，故在此不 重复叙述。图8至图10显示另一实施例。在此实施例中的初始结构与图1中的类似。而后， 参照图8，在元件区200形成光致抗蚀剂234后，以第一剂量进行第一注入以在浅沟槽隔离 区30_1中掺杂第一不纯物。所得浅沟槽隔离区具有第一不纯物浓度。接下来，如图9所示， 移除光致抗蚀剂234，而形成光致抗蚀剂134。以第二剂量进行第二注入以在浅沟槽隔离区 30_2中掺杂第二不纯物。所得浅沟槽隔离区具有第二不纯物浓度。在一实施例中，第一不纯物包括磷，而第二不纯物包括硼。而后，如图10所示，移除光致抗蚀剂134，而例如利用湿蚀刻或其他方法使浅沟槽 隔离区30形成凹陷。由于浅沟槽隔离区30_1及30_2的掺杂浓度不同，造成浅沟槽隔离 区30_1及30_2的蚀刻速率不同，因此所形成的鳍板高度Hfinl及Hfin2不同。借由使浅沟槽 隔离区30_1的图案化密度与浅沟槽隔离区30_2的图案化密度不同以导入图案负载效应 (pattern loading effect)，可增加鳍板高度Hfinl及Hfin2的差异，使得浅沟槽隔离区30_1 及30_2蚀刻速率的差异更为增加。在另一实施例中，没有进行如图8及图9所示的浅沟槽 隔离的掺杂。然而，浅沟槽隔离区30_1的图案化密度与浅沟槽隔离区30_2的图案化密度 不同，且利用图案负载效应造成鳍板高度的差异。在后续步骤中，移除硬掩模M及垫层22，而形成如图6所示结构。如图7所示，继 续工艺以形成鳍式场效应晶体管160及沈0。借由不同元件区的不同鳍板高度，可增加结宽裕度(junction window)增加，亦即 在不同元件区的鳍式场效应晶体管的鳍板高度不再视为一体(tied together) 0在不同元 件区具有不同鳍板高度，可使元件区的性能调控更为容易。此外，在一实施例中，鳍式场效 应晶体管160 (图7)在元件区100为ρ型鳍式场效应晶体管，而鳍式场效应晶体管260在元 件区200为η型鳍式场效应晶体管，所形成在ρ型鳍式场效应晶体管160的鳍板高度大于 在η型鳍式场效应晶体管260的鳍板高度。据此，ρ型鳍式场效应晶体管160及η型鳍式场 效应晶体管260可应用于同一静态随机存取存储器元件(图18)。例如，ρ型鳍式场效应晶 体管160可为上拉(pull-up)晶体管，而η型鳍式场效应晶体管260可为下拉(pull-down) 晶体管。相较于具有较高的电子流动性的η型鳍式场效应晶体管^Κ)，ρ型鳍式场效应晶体 管160较大的鳍板高度可弥补其较低的电洞流动性。ρ型鳍式场效应晶体管160的性能及 η型鳍式场效应晶体管沈0的性能可因而平衡。图IlA至图16Β显示根据另一实施例制造鳍式场效应晶体管的中间阶段，其中在 单一鳍式场效应晶体管中浅沟槽隔离区30具有不同的凹陷深度。首先，参照图IlA及图 11Β，形成半导体鳍板310，其可为与下方基板20相同材料所形成的硅鳍板。半导体鳍板310 的形成可大体与图2至图6中鳍板138及238的形成相同。图IlA显示纵向剖面图，其中 虚线表示鳍板310与基板20由半导体带(semiconductor strip)连接。图IlB显示横向 剖面图。半导体鳍板310的鳍板高度为Hfin，鳍板310的鳍板宽为Wfin。而后，如图12所示透视图，形成栅极介电质314及栅极电极316。栅极介电质314 形成在鳍板310的顶表面及侧壁。栅极电极形成在栅极介电质314上。而后可对半导体鳍 板310进行注入，而形成浅掺杂源极及漏极(LDD)区。在一实施例中，如图13所示，可在栅 极介电质314及栅极电极316的侧壁形成细间隙物318，其中浅掺杂源极及漏极区的形成可 在细间隙物318的形成之前或之后。可视需要，形成掩模层317，其可为氮化物。图13也显 示掩模层317。接着，如图14A所示，形成栅极间隙物320。栅极间隙物320可包括之前形成的细 间隙物318。应了解栅极间隙物320可有许多不同的变化。例如，如图14A所示，各栅极间 隙物320可具有氮化物-氧化物-氮化物-氧化物(Ν0Ν0结构)。在另一实施例中，各栅极 间隙物320可只含一层氮化物层在氧化物层上(称为NO结构)。在半导体鳍板310的相 对侧壁的浅沟槽隔离区30暴露出来的部分形成凹陷，此部分没有被栅极电极316覆盖。图14A的结构的透视图如图14B所示。为了更清楚的说明而没有显示鳍板310的高度及栅极 间隙物320。所得结构的鳍板310具有二高度。鳍板310(也包括所形成鳍式场效应晶体 管的沟道区)由栅极间隙物320及栅极电极316所覆盖的部分具有鳍板高度Hfin，此鳍板高 度与图IlB所示相同。由于浅沟槽隔离区30的凹陷，半导体鳍板310未被覆盖的部分具有 增加的鳍板高度Hfin ’。在一实施例中，Hfin ’较鳍板高度Hfin大约2纳米，更或大于约10纳 米。或者，Hfin’ /Hfin的比例可大于约1. 05，更或可大于约1. 08，或介于约1. 05至约1. 5。而后，如图15A所示，在半导体鳍板310暴露部分外延成长而形成外延半导体层 324。外延半导体层3M可包括硅、锗、碳、及/或其他已知半导体材料。在一实施例中，所 得鳍式场效应晶体管为P型，外延半导体层3M可包括硅且可还包括锗。在另一实施例中， 其中所得鳍式场效应晶体管为η型，外延半导体层234可包括硅且可还包括碳。外延成长 半导体层的厚度T可大于约10纳米。图15Β显示图15Α所示结构的另一剖面图，其中此剖面图是在图15Α中通过垂直 平面的穿越线15Β-15Β而得。鳍板高度Hfin标示于图15Β中。图15C显示图15Α结构的另 一剖面图，其中此剖面图是在图15Α中通过垂直平面的穿越线15C-15C而得。鳍板高度Hfin ’ 标示于图15C中。相较于图15Β及15C图，可发现由于鳍板高度Hfin的增加，外延半导体层 234的体积增加。若半导体鳍板的鳍板高度没有由Hfin值增加至Hfin’值，则外延半导体层 234只限于在虚线328的区域间。在图15Β及15C图，虽然没有明显可见的底部，半导体鳍 板310被视为其底部与在鳍板310相对边的浅沟槽隔离区的上表面齐平。据此，如图15Β 所示，半导体鳍板310的底部直接在栅极电极316之下，如线327所示。并且，在图15C中， 半导体鳍板310的底部没有被栅极电极316及栅极间隙物320所覆盖，如线3 所示。线 (底部)3 低于线(底部)327。参照图16A，进行注入以在半导体鳍板310及外延半导体层3 中形成源极及漏极 区。移除掩模层(硬掩模)317，而在外延半导体层3M形成源极/漏极硅化物区330及栅 极硅化物区332。源极/漏极硅化物区及栅极硅化物区332的形成可利用已知方法。在形 成硅化物区330及332后，可完全或部分消耗外延半导体层324。在所形成的结构中，硅化 物区330由外延半导体层剩余的部分而与半导体鳍板310隔开，或是以鳍板310直接接触。图16B显示图16A所示结构的另一剖面图，其中此剖面图是在图16A中通过垂直 平面的穿越线16B-16B而得。借由在外延形成外延半导体层3M之前凹陷浅沟槽隔离区30， 而增加源极及漏极区的体积。这对于减少源极及漏极区的电流拥挤(current crowding) 的正面影响。由于应力源极及漏极区的体积增加，也增加了鳍式场效应晶体管的沟道区上 的张力及压缩应力。此外，由于外延半导体层324的侧壁面积增加造成硅化物区330尺寸 增加，也降低了硅化物区330的电流拥挤效应。虽然本发明已以数个优选实施例揭示如上，然而其并非用以限定本发明，任何本 领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的 保护范围当视随附的权利要求所界定的范围为准。
8
权利要求
1.一种集成电路结构，包括一半导体基板，包括在一第一元件区的一第一部分，以及在一第二元件区的一第二部分；一第一半导体鳍板，在该半导体基板上，且具有一第一鳍板高度；以及 一第二半导体鳍板，在该半导体基板上，且具有一第二鳍板高度，其中该第一鳍板高度 大于该第二鳍板高度。
2.如权利要求1所述的集成电路结构，其中该第一半导体鳍板的一顶表面与该第二半 导体鳍板的一顶表面等高。
3.如权利要求1所述的集成电路结构，还包括一第一浅沟槽隔离区及一第二浅沟槽隔离区，位于该第一半导体鳍板的相对边，其中 该第一浅沟槽隔离区及该第二浅沟槽隔离区具有第一顶表面与该第一半导体鳍板的一底 表面齐平；以及一第三浅沟槽隔离区及一第四浅沟槽隔离区，其中该第三浅沟槽隔离区及该第四浅沟 槽隔离区具有第二顶表面与该第二半导体鳍板的一底表面齐平，且其中该第一顶表面低于 该第二顶表面。
4.如权利要求1所述的集成电路结构，还包括 一第一鳍式场效应晶体管，包括一第一栅极介电质，在该第一半导体鳍板的该顶表面及侧壁上；以及 一第一栅极电极，在该第一栅极介电质上；以及 一第二鳍式场效应晶体管，包括一第二栅极介电质，在该第二半导体鳍板的该顶表面及侧壁上；以及 一第二栅极电极，在该第二栅极介电质上。
5.如权利要求1所述的集成电路结构，其中该第一鳍式场效应晶体管为一P型鳍式场 效应晶体管，及该第二鳍式场效应晶体管为一 η型鳍式场效应晶体管，且其中该第一鳍式 场效应晶体管及该第二鳍式场效应晶体管为在同一静态随机存取存储器单元的鳍式场效 应晶体管。
6.如权利要求1所述的集成电路结构，其中该第一鳍板高度对该第二鳍板高度的比例 大于约1. 25。
7.一种集成电路结构的形成方法，包括提供一半导体基板，包括在一第一元件区的一第一部分，以及在一第二元件区的一第 二部分；在该半导体基板上形成一第一半导体鳍板，且具有一第一鳍板高度；以及 在该半导体基板上形成一第二半导体鳍板，且具有一第二鳍板高度，其中该第一鳍板 高度大于该第二鳍板高度。
8.如权利要求7所述的集成电路结构的形成方法，其中形成该第一半导体鳍板及该第 二半导体鳍板的形成步骤包括在该半导体基板中形成一第一浅沟槽隔离区及一第二浅沟槽隔离区，其中该第一浅沟 槽隔离区在该第一元件区，及该第二浅沟槽隔离区在该第二元件区；形成一第一掩模覆盖该第二元件区，其中该第一元件区并未被该第一掩模覆盖；使该第一浅沟槽隔离区凹陷至一第一深度，其中该半导体基板的一部分邻接该第一浅 沟槽隔离区的一移除部份，而形成该第一半导体鳍板； 移除该第一掩模；形成一第二掩模覆盖该第一元件区，其中该第二元件区并未被该第二掩模覆盖； 使该第二浅沟槽隔离区凹陷至一第二深度，其中该半导体基板的一部分邻接该第二浅 沟槽隔离区的一移除部份，而形成该第二半导体鳍板。
9.如权利要求7所述的集成电路结构的形成方法，其中该第一半导体鳍板及该第二半 导体鳍板的形成步骤还包括在该半导体基板中形成一第一浅沟槽隔离区及一第二浅沟槽隔离区，其中该第一浅沟 槽隔离区在该第一元件区中，该第二浅沟槽隔离区在该第二元件区中； 以一第一不纯物掺杂该第一浅沟槽隔离区至一第一不纯物浓度； 以一第二不纯物掺杂该第二浅沟槽隔离区至不同于该第一不纯物浓度的一第二不纯 物浓度；以及同时凹陷该第一浅沟槽隔离区及该第二浅沟槽隔离区。
10.如权利要求7所述的集成电路结构的形成方法，还包括 形成一第一鳍式场效应晶体管包括在该第一半导体鳍板的一顶表面及侧壁上形成一第一栅极介电质；以及 在该第一栅极介电质上形成一第一栅极电极；以及 形成一第二鳍式场效应晶体管包括在该第二半导体鳍板的该顶表面及侧壁上形成一第二栅极介电质；以及 在该第二栅极介电质上形成一第二栅极电极。
全文摘要
本发明提供一种集成电路结构及其形成方法，该结构包括半导体基板包括在第一元件区的第一部分，以及在第二元件区的第二部分。第一半导体鳍板在半导体基板上，且具有第一鳍板高度。第二半导体鳍板在半导体基板上，且具有第二鳍板高度。第一鳍板高度大于第二鳍板高度。本发明对于减少源极及漏极区的电流拥挤有正面影响。由于应力源极及漏极区的体积增加，也增加了鳍式场效应晶体管的沟道区上的张力及压缩应力。
文档编号H01L29/78GK102074582SQ20101055396
公开日2011年5月25日 申请日期2010年11月19日 优先权日2009年11月20日
发明者叶致锴, 张长昀, 李宗霖, 袁锋 申请人:台湾积体电路制造股份有限公司