一种集成电路测试结构及其测试方法
【专利摘要】本发明提供了一种集成电路测试结构，包括：第一测试结构，所述第一测试结构包括：单个MOS晶体管，所述单个MOS晶体管包括第一栅极结构以及位于第一栅极结构两侧的第一源/漏极，所述第一源/漏极具有第一通孔，所述第一通孔连接至第一测试端；第二测试结构，所述第二测试结构包括：多个MOS晶体管，所述多个MOS晶体管中的每一个均包括第二栅极结构以及位于第二栅极结构两侧的第二源/漏极，所述第二源/漏极具有第二通孔，所述第二通孔连接至第二测试端；所述多个MOS晶体管通过沟槽进行电隔离，且呈单行排列。
【专利说明】
一种集成电路测试结构及其测试方法
技术领域
[0001]本发明涉及半导体技术领域，特别涉及一种半导体测试结构及其测试方法。
【背景技术】
[0002]随着集成电路的集成度的提高，电路中器件之间的距离也越来越小，相邻器件之间的影响越来越大。
[0003 ] 现有技术在形成MOS晶体管(PMOS、匪OS或CMOS )的过程中会引入很多应力源，例如嵌入式源漏、应力层等，给MOS晶体管的沟道区域施加应力，从而提高MOS晶体管的沟道区域内载流子的迀移率。但是随着相邻器件之间的距离越来越小，相邻器件之间的影响越来越显著，尤其是在工艺中引入的相邻器件的应力源对器件的电性参数的影响越来越大，造成应力邻近效应。需要通过测试结构对不同结构的器件进行应力邻近效应的检测，由此提高集成电路设计的准确性和可靠性。现有技术一般通过对器件的与应力相关的电性参数进行检测，来获取应力邻近效应对器件性能的影响。
[0004]现有技术中，往往需要根据实际电路结构中被测器件所处的不同位置，分别设计不同的测试结构，需要占用较多的芯片面积。
【发明内容】
[0005]基于解决上述封装中的问题，本发明提供了一种集成电路测试结构，其特征在于，包括:
第一测试结构，所述第一测试结构包括:单个MOS晶体管，所述单个MOS晶体管包括第一栅极结构以及位于第一栅极结构两侧的第一源/漏极，所述第一源/漏极具有第一通孔，所述第一通孔连接至第一测试端；
第二测试结构，所述第二测试结构包括:多个MOS晶体管，所述多个MOS晶体管中的每一个均包括第二栅极结构以及位于第二栅极结构两侧的第二源/漏极，所述第二源/漏极具有第二通孔，所述第二通孔连接至第二测试端;所述多个MOS晶体管通过沟槽进行电隔离，且呈单行排列。
[0006]其中，所述第二测试结构的MOS晶体管的数量为两个以上。
[0007]其中，所述第一通孔和第二通孔结构采用相同的工艺形成，具有相同的尺寸;所述第一栅极结构和第二栅极结构具有相同的宽度和高度。
[0008]其中，还包括:第三测试结构，所述第三测试结构包括:矩阵式排列的的阵列MOS晶体管，所述阵列MOS晶体管中的每一个均包括第三栅极结构以及位于第三栅极结构两侧的第三源/漏极，所述第三源/漏极具有第三通孔，所述第三通孔连接至第三测试端;所述阵列MOS晶体管通过沟槽进行电隔离，且呈单行排列。
[0009]其中，所述第三通孔采用相同的工艺同时形成，并且具有相同的尺寸。
[0010]本发明还提供了一种集成电路的测试方法，其特征在于，包括:
提供上述的集成电路测试结构； 测试所述第一测试结构中一对第一通孔的第一电性参数的数值，其中，所述第一电性参数与所述MOS晶体管本身的应力对应；
选择第二测试结构中的一对第二通孔作为第一测试通孔，其余第二通孔作为干扰通孔，测试并获得该测试通孔对应的MOS晶体管的第二电性参数的数值，所述第二电性参数与第一电性参数为相同的电性参数；
比较所述第一电性参数的数值和第二电性参数的数值，获得MOS晶体管相邻的晶体管或通孔数量对于第二电性参数的数值的影响。
[0011]其中，所述第一电性参数包括:附加电容、饱和电流或工作频率。
[0012]其中，还包括:
选择第二测试结构中与第一测试通孔不同位置处的第二通孔作为第二测试通孔，其余第二通孔作为干扰通孔，分别测试所述第二测试通孔对应的不同MOS晶体管的第二电性参数的数值；
比较所述不同MOS晶体管的第二电性参数的数值，获得被测MOS晶体管的第二电性参数的数值与被测MOS晶体管相邻的MOS晶体管和通孔数量的关系。
[0013]其中，还包括:
选择第三测试结构中不同位置处的第三通孔作为测试通孔，分别测试并获得所述不同位置处的第三通孔所对应的不同MOS晶体管的多个第三电性参数数值；
比较不同MOS晶体管的第三电性参数数值，获得MOS晶体管的第三电性参数随MOS晶体管相邻的MOS晶体管和通孔数量变化的数值；
比较第二测试结构中的MOS晶体管的第二电性参数数值和第三测试结构中MOS晶体管的第三电性参数数值，获得MOS晶体管的电性参数数值与相邻的栅极结构数量的关系。
[0014]其中，对被测MOS晶体管的形成工艺和特征尺寸进行调整消除与所述MOS晶体管相邻的干扰通孔的数量以及第三栅极结构数量对于第三电性参数数值的影响。
[0015]本发明的技术方案，通过测试并获取第二测试结构中，不同位置处的第二通孔对应的MOS晶体管的第二电性参数的数值，与第一测试结构中MOS晶体管的第一电性参数的数值作比较，可以获得MOS晶体管两侧的MOS晶体管和通孔数量对于第二电性参数的数值的影响。所述第二测试结构中具有多个第二通孔，通过同一第二测试结构，可以测试任一位置处的第二通孔对应的MOS晶体管的第二电性参数。不需要分别设计测试结构，可以节约测试结构占用的芯片面积。
【附图说明】
[0016]图1为本发明的第一测试结果的示意图；
图2为本发明的第二测试结构的示意图和剖面图；
图3为本发明的第三测试结构的示意图。
【具体实施方式】
[0017]本发明提供了一种集成电路测试结构，其特征在于，包括:
参见图1，第一测试结I，所述第一测试结构包括:单个MOS晶体管，所述单个MOS晶体管包括第一栅极结构11以及位于第一栅极结构11两侧的第一源/漏极，所述第一源/漏极具有第一通孔，所述第一通孔连接至第一测试端12;
参见图2，第二测试结构2，所述第二测试结构2包括:多个MOS晶体管，所述多个MOS晶体管中的每一个均包括第二栅极结构21以及位于第二栅极结构21两侧的第二源/漏极22，所述第二源/漏极22具有第二通孔，所述第二通孔连接至第二测试端22;所述多个MOS晶体管通过沟槽23进行电隔离，且呈单行排列。
[0018]参见图3，第三测试结构3，所述第三测试结构3包括:矩阵式排列的的阵列MOS晶体管，所述阵列MOS晶体管中的每一个均包括第三栅极结构31以及位于第三栅极结构31两侧的第三源/漏极，所述第三源/漏极具有第三通孔，所述第三通孔连接至第三测试端32;所述阵列MOS晶体管通过沟槽33进行电隔离，且呈单行排列。
[0019]其中，所述第二测试结构2的MOS晶体管的数量为两个以上，其形成在衬底23中，并且在衬底上具有保护层26，所述第二通孔形成于该保护层26中。
[0020]其中，所述第一通孔和第二通孔采用相同的工艺形成，具有相同的尺寸;所述第一栅极结构11和第二栅极21结构具有相同的宽度和高度，所述第一源/漏和第二源/漏也采用相同工艺具有相同的尺寸。
[0021]其中，所述第三通孔采用相同的工艺同时形成，并且具有相同的尺寸。
[0022]本发明还提供了一种集成电路的测试方法，其特征在于，包括:
提供上述的集成电路测试结构1、2、3;
测试所述第一测试结构I中一对第一通孔的第一电性参数的数值，其中，所述第一电性参数与所述MOS晶体管本身的应力对应；
选择第二测试结构2中的一对第二通孔作为第一测试通孔，其余第二通孔作为干扰通孔，测试并获得该测试通孔对应的MOS晶体管的第二电性参数的数值，所述第二电性参数与第一电性参数为相同的电性参数；
比较所述第一电性参数的数值和第二电性参数的数值，获得MOS晶体管相邻的晶体管或通孔数量对于第二电性参数的数值的影响。
[0023]其中，所述第一电性参数包括:附加电容、饱和电流或工作频率。
[0024]其中，还包括:选择第二测试结构中与第一测试通孔不同位置处的第二通孔作为第二测试通孔，其余第二通孔作为干扰通孔，分别测试所述第二测试通孔对应的不同MOS晶体管的第二电性参数的数值；
比较所述不同MOS晶体管的第二电性参数的数值，获得被测MOS晶体管的第二电性参数的数值与被测MOS晶体管相邻的MOS晶体管和通孔数量的关系。
[0025]其中，还包括:选择第三测试结构3中不同位置处的第三通孔作为测试通孔，分别测试并获得所述不同位置处的第三通孔所对应的不同MOS晶体管的多个第三电性参数数值；
比较不同MOS晶体管的第三电性参数数值，获得MOS晶体管的第三电性参数随MOS晶体管相邻的MOS晶体管和通孔数量变化的数值；
比较第二测试结构2中的MOS晶体管的第二电性参数数值和第三测试结构3中MOS晶体管的第三电性参数数值，获得MOS晶体管的电性参数数值与相邻的栅极结构数量的关系。
[0026]其中，对被测MOS晶体管的形成工艺和特征尺寸进行调整消除与所述MOS晶体管相邻的干扰通孔的数量以及第三栅极结构31数量对于第三电性参数数值的影响。
[0027]本发明的技术方案，通过测试并获取第二测试结构中，不同位置处的第二通孔对应的MOS晶体管的第二电性参数的数值，与第一测试结构中MOS晶体管的第一电性参数的数值作比较，可以获得MOS晶体管两侧的MOS晶体管和通孔数量对于第二电性参数的数值的影响。所述第二测试结构中具有多个第二通孔，通过同一第二测试结构，可以测试任一位置处的第二通孔对应的MOS晶体管的第二电性参数。不需要分别设计测试结构，可以节约测试结构占用的芯片面积。
[0028]最后应说明的是:显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。
【主权项】
1.一种集成电路测试结构，其特征在于，包括: 第一测试结构，所述第一测试结构包括:单个MOS晶体管，所述单个MOS晶体管包括第一栅极结构以及位于第一栅极结构两侧的第一源/漏极，所述第一源/漏极具有第一通孔，所述第一通孔连接至第一测试端； 第二测试结构，所述第二测试结构包括:多个MOS晶体管，所述多个MOS晶体管中的每一个均包括第二栅极结构以及位于第二栅极结构两侧的第二源/漏极，所述第二源/漏极具有第二通孔，所述第二通孔连接至第二测试端;所述多个MOS晶体管通过沟槽进行电隔离，且呈单行排列。2.根据权利要求1所述的半导体测试结构，其特征在于，所述第二测试结构的MOS晶体管的数量为两个以上。3.根据权利要求1所述的半导体测试结构，其特征在于，所述第一通孔和第二通孔结构采用相同的工艺形成，具有相同的尺寸;所述第一栅极结构和第二栅极结构具有相同的宽度和高度。4.根据权利要求1所述的半导体测试结构，其特征在于，还包括:第三测试结构，所述第三测试结构包括:矩阵式排列的的阵列MOS晶体管，所述阵列MOS晶体管中的每一个均包括第三栅极结构以及位于第三栅极结构两侧的第三源/漏极，所述第三源/漏极具有第三通孔，所述第三通孔连接至第三测试端;所述阵列MOS晶体管通过沟槽进行电隔离，且呈单行排列。5.根据权利要求4所述的半导体测试结构，其特征在于，所述第三通孔采用相同的工艺同时形成，并且具有相同的尺寸。6.一种集成电路的测试方法，其特征在于，包括: 提供权利要求1至权利要求5任一项中所述的集成电路测试结构； 测试所述第一测试结构中一对第一通孔的第一电性参数的数值，其中，所述第一电性参数与所述MOS晶体管本身的应力对应； 选择第二测试结构中的一对第二通孔作为第一测试通孔，其余第二通孔作为干扰通孔，测试并获得该测试通孔对应的MOS晶体管的第二电性参数的数值，所述第二电性参数与第一电性参数为相同的电性参数； 比较所述第一电性参数的数值和第二电性参数的数值，获得MOS晶体管相邻的晶体管或通孔数量对于第二电性参数的数值的影响。7.根据权利要求6所述的集成电路测试结构的测试方法，其特征在于，所述第一电性参数包括:附加电容、饱和电流或工作频率。8.根据权利要求6所述的集成电路测试结构的测试方法，其特征在于，还包括: 选择第二测试结构中与第一测试通孔不同位置处的第二通孔作为第二测试通孔，其余第二通孔作为干扰通孔，分别测试所述第二测试通孔对应的不同MOS晶体管的第二电性参数的数值； 比较所述不同MOS晶体管的第二电性参数的数值，获得被测MOS晶体管的第二电性参数的数值与被测MOS晶体管相邻的MOS晶体管和通孔数量的关系。9.根据权利要求6所述的集成电路测试结构的测试方法，其特征在于，还包括: 选择第三测试结构中不同位置处的第三通孔作为测试通孔，分别测试并获得所述不同位置处的第三通孔所对应的不同MOS晶体管的多个第三电性参数数值； 比较不同MOS晶体管的第三电性参数数值，获得MOS晶体管的第三电性参数随MOS晶体管相邻的MOS晶体管和通孔数量变化的数值； 比较第二测试结构中的MOS晶体管的第二电性参数数值和第三测试结构中MOS晶体管的第三电性参数数值，获得MOS晶体管的电性参数数值与相邻的栅极结构数量的关系。10.根据权利要求9所述的集成电路测试结构的测试方法，其特征在于，对被测MOS晶体管的形成工艺和特征尺寸进行调整消除与所述MOS晶体管相邻的干扰通孔的数量以及第三栅极结构数量对于第三电性参数数值的影响。
【文档编号】H01L23/544GK106024668SQ201610612667
【公开日】2016年10月12日
【申请日】2016年7月29日
【发明人】王汉清
【申请人】王汉清