专利名称：具布局结构的集成电路的制作方法
技术领域：
本实用新型涉及一种具布局结构的集成电路，尤指一种可达到提高组件可靠度以及易于制作功效的集成电路。
技术背景一般传统集成电路的封装方式，是将晶粒黏附在印刷电路板(或导线架)上，并使 晶粒上的接点以及相对应的印刷电路板(或导线架上)的接点利用打线的方式连接，之后 再进行所需的封装成型，藉以达到集成电路的封装制作。但是由于已知的晶粒印刷电路板(或导线架上)的接点是以打线的方式将各接脚 的脚位相互连接，虽然接线的方式较具有弹性，但对于芯片颗粒的堆栈封装而言，则需在该 晶粒上依不同的层叠制作出不同的线路，使得制作生产晶圆时所用的光罩设计较为复杂， 而使组件的可靠度降低，且增加生产管理的难度，并使得制作成本的增加
实用新型内容
本实用新型所要解决的技术问题是针对上述现有技术的不足，提供一种具布局 结构的集成电路，可使该集成电路达到提高组件可靠度以及易于制作的功效。为了解决上述技术问题，本实用新型所采用的技术方案是一种具布局结构的集 成电路，包括有晶粒，其一面上具有数个接点；其特点是还包括有第一介电层，叠设于晶 粒的一面上，且具有分别对应各接点的第一开口 ；第二介电层，叠设于第一介电层的一面 上，且具有分别对应各第一开口的第二开口 ；至少一重置布线层，设于第一及第二开口中且 与各接点连接；防焊层，叠设于第二介电层与重置布线层一面上，且具有数个对应重置布线 层的穿孔；以及数个锡球，设于防焊层的各穿孔中，且分别连接重置布线层。如此，可使该集成电路达到提高组件可靠度以及易于制作的功效。
图1是本实用新型第一实施例的剖面状态示意图。图2是本实用新型第一实施例的制作状态示意图一。图3是本实用新型第一实施例的制作状态示意图二。图4是本实用新型第一实施例的制作状态示意图三。图5是本实用新型第一实施例的制作状态示意图四。图6是本实用新型第一实施例的制作状态示意图五。图7是本实用新型第一实施例的制作状态示意图六。图8是本实用新型第一实施例的制作状态示意图七。图9是本实用新型第一实施例的制作状态示意图八。图10是本实用新型第一实施例的制作状态示意图九。图11是本实用新型第一实施例的制作状态示意图十。[0018]图12是本实用新型第图13是本实用新型第标号说明晶粒1切割道101第一介电层2连接层22第二开口31金属完成层41穿孔51第三介电层7
实施例的制作状态示意图十一。 实施例的剖面状态示意图。
芯片10 接点11
第一开口 21 第二介电层3 重置布线层4、4a
防焊层5 锡球6
第四介电层8
具体实施方式
请参阅图1所示，为本实用新型第一实施例的剖面状态示意图。如图所示本实用 新型为一种具布局结构的集成电路，其至少由一晶粒1、一第一介电层2、一第二介电层3、 至少一重置布线层4、一防焊层5以及数个锡球6所构成。上述所提的晶粒1的一面上具数个接点11。该第一介电层2叠设于晶粒1的一面上，且具有分别对应各接点11的第一开口 21，各第一开口 21中可设有叠设于接点11 一面上的连接层22，而该第一介电层2可为树脂 或有机或无机绝缘材质。该第二介电层3叠设于第一介电层2的一面上，且具有分别对应各第一开口 21的 第二开口 31，而该第二介电层3可为树脂或有机或无机绝缘材质。该重置布线层4为导电体，而该重置布线层4设于第一及第二开口 21、 31中且与各接点11上的连接层22连接，该重置布线层4上可叠设有一金属完成层 41(MetalFinish)。该防焊层5叠设于第二介电层3以及重置布线层4的金属完成层41 一面上，且具 有数个对应金属完成层41的穿孔51。各锡球6设于防焊层5的各穿孔51中，且分别连接重置布线层4上的金属完成层 41。如是，藉由上述结构构成一全新的具布局结构的集成电路。请参阅图2 图12所示，为本实用新型第一实施例的制作状态示意图。如图所示 制作时，是取一芯片10，而该芯片10以切割道101定义出数个晶粒1，且各晶粒1的一面上 具有数个接点11 (如图2所示)，之后于芯片10的一面上以树脂或有机或无机绝缘材质利 用旋转涂布、印刷、CVD、sputter等方式成形第一介电层2 (如图3所示)，并于该第一介电 层2上以曝光显影、激光或蚀刻的方式成形对应各接点11的第一开口 21(如图4所示)， 且于第一介电层2的第一开口 21中以化镍浸金(electroless nickel/immersiongold, ENIG)、Immersion Silver、Immersion Tin等方式形成有叠设于接点11 一面上的连接层 22 (如图5所示)，再于该第一介电层2的一面上以树脂或有机或无机绝缘材质利用旋转涂 布、印刷、CVD、sputter等方式成形第二介电层3 (如图6所示)，并于该第二介电层3上以 曝光显影、激光或蚀刻的方式成形分别对应各第一开口 21的第二开口 31(如图7所示，)，且于该第二介电层3上利用印刷、涂布、喷墨、化学汽相沉积(DVD)、物理汽相沉积(PVD)Ji 镀、电镀或非电镀的方式形成重置布线层4，并将超出第二介电层3表面的部分加以磨除， 使该重置布线层4设于第一及第二开口 21、31中且与各接点11上的连接层22连接，而形成 单层的重置布线层4(如图8所示)，之后再于该重置布线层4上以化镍浸金(electroless nickel/immersion gold，ENIG)、ImmersionSilver、Immersion Tin 等方式叠设有一金属完 成层41 (如图9所示) ，并于该第二介电层3与金属完成层41的一面上叠设有防焊层5，且 该防焊层5具有数个对应金属完成层41的穿孔51 (如图10所示)，然后于各防焊层5的各 穿孔51中设置连接于金属完成层41上的锡球6 (如图11所示)，最后再由切割道101将芯 片10进行切割(如图12所示)，进而构成一所需的集成电路(如图1所示)。而值得注意的是，该接点11 一面上的连接层22以及重置布线层4上的金属完成 层41 (Metal Finish)于实际制作时，可依据重置布线层4的布线方式决定是否需要制作； 且当重置布线层4以印刷电路的方式制作时，则可直接于第一介电层2上完成重置布线层 4的制作，而省略图6 图8的制程。请参阅图13所示，为本实用新型第二实施例的剖面状态示意图。如图所示本实 用新型的重置布线层4除上述第一实施例所提单层结构型态之外，亦可为本第二实施例所 提的双层结构型态，而其所不同之处在于，可于原本的重置布线层4上另设一第三及第四 介电层7、8，并于该第三、四介电层7、8上再设置一重置布线层4a，而各重置布线层4、4a相 互连接，藉以成为双层重置布线层4、4a的结构。综上所述，本实用新型的具布局结构的集成电路可有效改善现有技术的种种缺 点，可使该集成电路达到提高组件可靠度以及易于制作的功效，进而使本实用新型能产生 更进步、更实用、更符合消费者使用的所需，确已符合实用新型专利申请的要件，依法提出 专利申请。
权利要求一种具布局结构的集成电路，包括有晶粒，其一面上具有数个接点；其特征在于还包括有第一介电层，叠设于晶粒的一面上，且具有分别对应各接点的第一开口；第二介电层，叠设于第一介电层的一面上，且具有分别对应各第一开口的第二开口；至少一重置布线层，设于第一及第二开口中且与各接点连接；防焊层，叠设于第二介电层与重置布线层一面上，且具有数个对应重置布线层的穿孔；以及数个锡球，设于防焊层的各穿孔中，且分别连接重置布线层。
2.如权利要求1所述的具布局结构的集成电路，其特征在于所述第一、二介电层由树 脂或有机或无机绝缘材质制成。
3.如权利要求1所述的具布局结构的集成电路，其特征在于所述各第一开口中设有 叠设于接点一面上的连接层。
4.如权利要求1所述的具布局结构的集成电路，其特征在于所述重置布线层为导电体。
5.如权利要求1所述的具布局结构的集成电路，其特征在于所述重置布线层上叠设有一金属完成层。
6.如权利要求1所述的具布局结构的集成电路，其特征在于所述重置布线层为单层 或双层。
专利摘要一种具布局结构的集成电路，其包含一面上具有数个接点的晶粒；叠设于晶粒一面上的第一介电层，其具有分别对应各接点的第一开口；叠设于第一介电层一面上的第二介电层，其具有分别对应各第一开口的第二开口；至少一设于第一及第二开口中且与各接点连接的重置布线层；叠设于第二介电层与重置布线层一面上的防焊层，其具有数个对应重置布线层的穿孔；以及数个设于各穿孔中且分别连接重置布线层的锡球。藉此，可使该集成电路达到提高组件可靠度以及易于制作的功效。
文档编号H01L23/488GK201655789SQ20102030185
公开日2010年11月24日 申请日期2010年1月29日 优先权日2010年1月29日
发明者卢旋瑜, 朱贵武, 梁裕民 申请人:茂邦电子有限公司