电路布局方法及电路布局装置的制造方法
【技术领域】
[0001] 本发明涉及一种布局方法及布局装置，且特别涉及一种电路布局方法及电路布局 装置。
【背景技术】
[0002] 随着电子信息产业的发展，信号的频率设计要求不断攀升，信号品质要求也越来 越严格。为了确保信号的完整性，阻抗匹配控制已成为各种高品质、高速逻辑电子电路产品 设计的关键环节。在电路板线路设计过程中，通常叠构（stackup)设计是第一阶段的研发 工作。而研发工程师在做叠构与阻抗设计时常常因为经验的不同而忽略电路布局的可行性 评估。或者，较难匹配板厂的工艺能力和有效的材料成本控管。然而，即使是请某个板厂提 供的叠构方案，也因各家板厂工艺能力和经验数据不一，较难符合众多板厂的实际生产需 求。该样的工作模式导致零散的设计、反复的修改，不仅效率低下，成本也较高。
[0003] 因此，需要提供一种电路布局方法及电路布局装置来解决上述问题。
【发明内容】
[0004]本发明涉及一种电路布局方法及电路布局装置，其能藉由叠构数据库迅速地找出 符合使用者需求的叠构数据表，进而缩短电路板设计周期及降低生产成本。
[0005]根据本发明，提出一种电路布局方法。该电路布局方法包括；显示一系统界面；响 应该系统界面输入一使用者需求；在一叠构数据库选择与该使用者需求对应的一叠构数据 表；根据该叠构数据表产生一计算机辅助设计工具（ComputerAidedDesign,CAD)所需的 一设计规则；W及验证一电路板设计是否符合该设计规则。
[0006]根据本发明，提出一种电路布局装置。该电路布局装置包括；一显示装置、一输入 装置、一叠构数据库W及一处理器；该显示装置用W显示一系统界面；该输入装置用W响 应该系统界面输入一使用者需求；该处理器用W在该叠构数据库选择与该使用者需求对应 的一叠构数据表，并根据该叠构数据表产生一计算机辅助设计工具所需的一设计规则，该 处理器验证一电路板设计是否符该合设计规则。
[0007]本发明具有节省人力及时间成本、提高产品的竞争力的功效。
[0008]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所 附附图，作详细说明如下。
【附图说明】
[0009] 图1绘示为依照本实施例的一种电路布局装置的方框图。
[0010] 图2绘示为依照本实施例的一种电路布局方法的流程图。
[0011] 图3绘示为系统界面的示意图。
[0012] 图4绘示为叠构数据表的示意图。
[0013] 图5绘示为叠构信息总表的示意图。
[0014] 图6绘示为一种建库程序的流程图。
[0015] 图7绘示为第一种电路设计的示意图。
[0016] 图8绘示为第二种电路设计的示意图。
[0017] 图9绘示为第H种电路设计的示意图。
[0018] 图10绘示为第四种电路设计的示意图。
[0019] 主要组件符号说明：
[0020] 1 电路布局装置 34 预览栏位
[0021] 3 系统界面 41 表头
[0022] 4 叠构数据表 42 叠构栏位
[0023] 5 叠构信息总表 43 阻抗需求栏位
[0024] 11 显示装置 44 注解栏位
[00巧]12 输入装置 71a、7化 信号线
[0026] 13 叠构数据库 72 胶片
[0027] 14 处理器 73a、73b 参考层
[002引 21~25、步骤 A 信号线至参考层的距离
[0029] 601~606 B 两信号线71a、7化间的距离
[0030] 31 基本参数栏位 D 胶片的厚度
[0031] 32 层别设定栏位 W 信号线的线宽
[0032] 33 建议叠构栏位 T 信号线厚度
【具体实施方式】
[0033] 请同时参照图1及图2,图1绘示为依照本实施例的一种电路布局装置的方框图， 图2绘示为依照本实施例的一种电路布局方法的流程图。电路布局装置1包括显示装置 11、输入装置12、叠构数据库13及处理器14。电路布局方法适用于电路布局装置1，且包 括如下步骤；首先如步骤21所示，显示装置11显示系统界面。接着如步骤22所示，输入装 置12响应系统界面输入使用者需求。跟着如步骤23所示，处理器14在叠构数据库13选 择与使用者需求对应的叠构数据表。然后如步骤24所示，处理器14根据叠构数据表产生 计算机辅助设计工具所需的设计规则。接着如步骤25所示，处理器14验证电路板设计是 否符合设计规则。
[0034] 请同时参照图1及图3,图3绘示为系统界面的示意图。系统界面3包括基本参 数栏位31、层别设定栏位32、建议叠构栏位33W及预览栏位34。基本参数栏位31及层 别设定栏位32用W设定使用者需求。基本参数栏位31包括高密度互连（Hi曲Density Interconnect,皿I)选项、非高密度互连选项、共面选项、完成板厚、层数、阻抗值W及高密 度互连模式。层别设定栏位32包括各层定义、铜铅厚度定义、参考层定义W及介电层厚度 设定。
[0035] 建议叠构栏位33显示叠构数据表对应的叠构编码，预览栏位34用W预览叠构数 据表。举例来说，处理器14初步筛选出的数个叠构数据表，且所筛选出的叠构数据表对应 的叠构编码分别为6-1. 〇-ln、6-l. 〇-2a及6-1. 〇-3b。其中，叠构编码6-1. 〇-ln、叠构编码 6-1. 〇-2a及叠构编码6-1. 〇-3b可依材料价格指数（materialcostfactor)排列。建议叠 构栏位33显示叠构数据表对应的叠构编码6-1. 0-ln、6-l. 0-2a及6-1. 0-3b。当使用者点 选叠构编码6-1. 0-2a，则预览栏位34显示对应的叠构数据表4。
[0036] 请同时参照图1、图4及图5,图4绘示为叠构数据表的示意图，图5绘示为叠构信 息总表的示意图。进一步来说，处理器14先根据使用者需求在叠构信息总表5筛选对应的 叠构信息，再根据叠构信息在叠构数据库13筛选叠构数据表。叠构信息总表5的叠构信息 包括叠构编码、材料价格指数、完成板厚、走线层（TraceLayer)、核也设置及高密度互连模 式。处理器14能先根据电路板的工艺巧日皿I工艺或非皿I工艺)及层数先进行初步筛选， 后续再进一步根据走线层及高密度互连模式进行进一步筛选W找出对应的叠构数据表4。
[0037] 叠构数据表4包括表头41、叠构栏位42、阻抗需求栏位43及注解（Remark)栏位 44。表头41包括叠构编码、材料价格指数、完成板厚W及注意事项。叠构编码能用W指示叠 构设计的工艺、层数、完成板厚W及叠构数据表版本。举例来说，若叠构编码为H10-1.0-5j， 贝1J"H"表示电路板为皿I工艺，"10"代表电路板为10层板，"1.0"为电路板的完成板厚 (mm), "5"代表序号，"r为该序号的版别，"（2. 82)"为此叠构设计的材料价格指数。
[0038] 若叠构编码为10-1. 0-5j，则表示电路板为非皿I工艺，其余编码意义与上述说明 相同。若前述电路板不需阻抗控制，则可在前述叠构编码后方加上"NC"作为区别。若前述 电路板包括其他特殊处理，则可在前述叠构编码后方加上"S"作为区别。叠构栏位42包括 叠构设计。阻抗需求栏位43包括叠构设计对应的线宽数据。或者，阻抗需求栏位43包括 叠构设计对应的线宽数据及线距数据。注解栏位44包括叠构设计对应的注解数据。注解 数据例如为使用此叠构设计时的相关注意事项。
[0039] 请参照图1、图4、图5W及图6,图6绘示为一种建库程序的流程图。前述叠构数 据库13经由一建库程序所产生，且建库程序包括如下步骤：首先如步骤601所示，处理器 14根据叠构编码、材料价格指数、完成板厚W及注意事项产生表头。接着如步骤602所示， 处理器14根据层数及信号需求构建叠构设计，并设定叠构设计的各层厚度，W产生叠构栏 位。跟着如步骤603所示，处理器14根据阻抗需求计算线宽数据，W产生阻抗需