一种集成电路的抗辐射布局布线方法
【技术领域】
[0001]本发明属于集成电路领域，具体涉及一种集成电路的抗辐射布局布线方法。
【背景技术】
[0002]随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。研究显示，辐射如果发生在组合电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态；该单粒子瞬态脉冲引起的错误值只有在时钟上升沿(或下降沿)附近传导到触发器才会被捕捉存储，所以组合电路的瞬态错误脉冲影响触发器的可能性不是很高，但辐射如果发生在触发器的存储节点，则可能直接导致触发器存储错误数值，产生单粒子翻转事件。触发器存储的错误值还很可能通过组合电路或直接被其它触发器捕捉存储，所以单粒子翻转事件会改变触发器存储的逻辑状态，可能造成整体电路功能错误[1]。因此，本领域人员对有关抵抗辐射的集成电路设计方法进行关注。
[0003]现有技术的抗辐射集成电路的设计方法主要包含多模冗余、纠错码、抗辐射存储单元和抗辐射布局布线方法等；其中，多模冗余方法以三模冗余技术[2]为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出，但这种方法会带来很大的面积开销；纠错码方法以汉明码[3]为代表，通过计算编码的校验值，定位错误比特的位置；抗辐射存储单元方法以双重互锁存储单元[4]为代表，在基本存储单元结构的基础上增加额外晶体管和相互绞合的互连线，增强敏感节点的抗辐射能力，但纠错码和抗辐射存储单元会带来较大的面积开销，并降低电路性能；抗辐射布局布线方法通过调整各个标准单元电路的位置和互连线路径，增强整体电路的抗辐射能力，这种方法面积开销和性能损失都较小，但目前抗辐射布局布线方法主要针对现场可编程门阵列，以文献[5]为代表，减少可编程互连码点中连线的短路，开路和桥接错误的可能性，这类针对通用集成电路现场可编程门阵列的抗辐射布局布线方法不能用于专用集成电路，因为专用集成电路有特定功能，没有可编程互连码点。
[0004]与本发明相关的参考文献有:
[1]BaumannR.Soft Errors in Advanced Computer Systems [J], IEEETransact1ns on Device and Materials Reliability, 2005, 22(3)， pp.258-266
[2]01iveira R., Jagirdar A., Chakraborty T.J.:A TMR Scheme for SEUMitigat1n in Scan Flip-Flops [C], in Internat1nal Symposium on QualityElectronic Design, 2007, pp.905 - 910
[3]TauschH.J.Simplified Birthday Statistics and Hamming EDAC [J], IEEETransact1ns on Nuclear Science, 2009, 56(2)， pp.474 - 478
[4]CalinT., Nicolaidis M., Velazco R.Upset hardened memory design forsubmicron CMOS technology [J], IEEE Transact1ns on Nuclear Science, 1996,43(6)，pp.2874 - 2878
[5]ZarandiH.R., Miremadi S.G., Pradhan D.K., Mathew J.:SEU_Mitigat1nPlacement and Routing Algorithms and Their Impact in SRAM-Based FPGAs [C], inInternat1nal Symposium on Quality Electronic Design, 2007, pp.380—385
[6]http://opencircuitdesign.com/magic/archive/timberwolf-6.3.4.tgz
[7]http://opencircuitdesign.com/qrouter
[8]S.Yang.Logic Synthesis and Optimizat1n Benchmarks User Guide,Research Triangle Park, NC: Microelectronics Center of North Carolina (MCNC),1991。
【发明内容】
[0005]本发明的目的是针对集成电路(包含专用集成电路和通用可编程集成电路)，提出一种抗辐射布局布线方法，具体涉及一种集成电路的抗辐射布局布线方法，其通过减少触发器间信号传输的宽裕时间来降低受辐射影响的错误触发器存储值经过组合电路或直接被其它正常触发器捕捉存储的可能性，从而阻止错误的扩散，提高整体电路的抗辐射性能。
[0006]具体而言，本发明的集成电路的抗辐射布局布线方法，其包括:首先采用传统自动化或人工方法对基本标准单元(逻辑门、触发器等)布局布线，满足目标时钟周期T (相应目标时钟频率为1/T)，然后计算通过组合电路连接或直接连接的每两个触发器间信号传输路径延迟D，则该路径信号传输宽裕时间为T-D ;如果辐射导致一个触发器在一个时钟周期的前T-D时间内出现错误，则错误值会经延迟D之后，会在T之内到达下一个相连的触发器，该触发器会在即将到来的时钟上升沿(或下降沿)捕捉存储该错误数值；反之，如果辐射导致一个触发器在时钟周期中前T-D时间之后出现错误，则错误值会经延迟D之后，会在T之外到达下一个相连的触发器，该触发器在即将到来的时钟上升沿(或下降沿)，不会捕捉存储该错误数值，而是仍然捕捉存储时钟周期中前T-D时间内的正确值；因此，本发明通过插入缓冲器增加延迟以尽可能减少信号传输宽裕时间，降低触发器错误扩散的可能性，从而提高整体电路的抗辐射能力。由于不同工艺角、电压、温度组合条件下，信号延迟不同，因此传输宽裕时间也不同。为了避免插入过多缓冲器导致传输宽裕时间为负值(即不能满足目标时钟周期)，本发明采用不同工艺角、电压、温度组合条件下允许插入缓冲器数量的最少值，作为实际插入缓冲器的数量。虽然减少传输宽裕时间到零可以获得最大的抗辐射能力，但由于仿真与实际情况的差异可能导致实际传输宽裕时间为负值(即不能满足目标时钟周期)，本发明减少传输宽裕时间到一个预设的门限值以内即可。目标时钟周期越长，期望抗辐射能力越强，宽裕时间门限值占目标时钟周期的百分比可设置的越小。
[0007]本发明通过减少信号传输宽裕时间来提高抗辐射能力，不会改变目标时钟周期，而且面积开销较小。
[0008]更具体的，
本发明的集成电路的抗辐射布局布线方法，其包括如下步骤，
步骤1:设定宽裕时间门限值，并确定需仿真的不同工艺角、电压、温度组合，
目标时钟频率越高，宽裕时间门限值占目标时钟周期的百分比应设置的越高，但期望的抗辐照能力越强，宽裕时间门限值占目标时钟周期的百分比应设