叠对误差的校正方法
【技术领域】
[0001]本发明是关于一种半导体工艺领域，特别是关于一种用于半导体光微影工艺中的叠对误差的校正方法。
【背景技术】
[0002]在半导体工艺中，光微影工艺是将集成电路布局图转移至半导体芯片上的重要步骤。一般而言，在半导体工艺中，由集成电路设计公司(IC design house)所提供的电路布局图必须先被分割成多层的设计布局，并被分别制作在对应的光罩上以形成光罩布局图。各光罩布局图的图案可以藉由光微影工艺而被转移到半导体芯片上的光阻层内，并经由相对应的蚀刻、沉积、掺杂等工艺，以制得所需的半导体组件。
[0003]随着集成电路的集成度(integrat1n)不断提升，关于各光罩布局图间的叠对测量也愈加受到重视。举例来说，为了连接位于芯片上不同阶层的内联机(interconnect1n),—般会利用通孔插塞(via)或接触结构(contact)等互连结构来达成。由于内联机和插塞或接触结构一般位于不同阶层，为了使上、下层结构能准确设置在预定的位置，因此在光微影工艺时必须进行上、下层结构的叠对(overlay)。
[0004]然而，现有叠对测量技术仍有待改善之处。举例来说，受限于测量偏差，其所得的数值往往会偏离于上、下层结构间的实际相对位置数值，使得测量结果具有叠对误差(overlay error)。
[0005]有鉴于此，有必要提供一种改良式的叠对误差的校正方法，以提升测量结果的准确度。
【发明内容】
[0006]为了解决上述问题，本发明揭示一种叠对误差的校正方法，以消除现有测量技术所产生的叠对误差。
[0007]根据本发明的一实施例，提供一种叠对误差的校正方法，其包括下列步骤。首先，检测基板上的叠对标记，以产生叠对标记信息，其中叠对标记包括至少一对第一标记图案以及设置于第一标记图案上的至少一第二标记图案。接着，利用叠对标记信息，以获得两个第一标记图案间的错位数值(offset)以及获得第二标记图案和两个第一标记图案其中一个之间的偏移数值。最后，利用错位数值补偿偏移数值，以获得修正偏移数值。
[0008]根据本发明的另一实施例，提供一种叠对误差的校正方法，其包括下列步骤。首先，检测基板上的叠对标记，以产生叠对标记信息，其中叠对标记包括多个第一标记图案，设置于基板上第一层内以及至少二第二标记图案，设置于第一层上。接着，利用叠对标记信息，以获得每两个所述第一标记图案之间的错位数值以及各第二标记图案与相对应各第一标记图案之间的偏移数值。最后，利用各错位数值补偿各偏移数值，以获得修正偏移数值。
[0009]附图标记
[0010]本说明书含有附图并于文中构成了本说明书的一部分，为使阅者对本发明实施例有进一步的了解。所述些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在所述些图示中:
[0011]图1是根据本发明的一实施例所绘制的光罩上的叠对标记俯视示意图。
[0012]图2示出了第一、第二标记图案被转移至半导体基板上的不同层内的剖面示意图。
[0013]图3示出了通过检测步骤所获得的叠对标记信息。
[0014]图4示出了检测步骤的简化流程图。
[0015]图5 TJK出了本发明另一实施例具有多个第一标记图案和至少二第二标记图案的叠对标记信息。
[0016]图6 TJK出了图5叠对标记信息内的部份第一标记图案和第二标记图案。
[0017]图7示出了图5叠对标记信息内的第一标记图案和第二标记图案。
[0018]图8示出了本发明另一实施例光罩上的叠对标记。
[0019]图9示出了通过检测步骤所获得的叠对标记信息。
[0020]图10示出了本发明又一实施例光罩上的叠对标记。
[0021]须注意本说明书中的所有图示皆为图例性质。为了清楚与方便图标说明之故，图标中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。图中相同的参考符号一般而言会用来标示修改后或不同实施例中对应或类似的特征。
[0022]附图符号说明
[0023]10、11、60、61、80、81 光罩
[0024]12、12’、12”叠对标记
[0025]14、14a、14b、34、34a、34b、52、52a、52b、54、54a、54b、56、56a、56b、58、58a、58b、第一标记图案 64、64a、64b、74、74a、74b、84、84a、84b
[0026]16、16a、16b、36、36a、36b、50、50a、50b、
[0027]第二标记图案 66、66a、66b、76、76a、76b、86、86a、86b
[0028]18基板
[0029]22堆栈层
[0030]22a第一层
[0031]22a第二层
[0032]28检测步骤
[0033]32、40、72叠对标记信息
[0034]42a、42b、44a、44b、44c、44d 工作区
[0035]141a、141b、161a、161b、341a、341b、361a、361b、501a、501b、521a、521b、541a、541b、
[0036]中心位置641a、641b、661a、661b、741a、741b、761a、761b、861a、861b
[0037]a、d、e、h、1、m错位数值
[0038]b、c、f、g、j、k、ο、n偏移数值
[0039]1、p预设错位数值
【具体实施方式】
[0040]为了使本领域技术人员能理解并实施本发明，下文中将配合附图，详细说明本发明叠对误差的校正方法。需注意的是，本发明的保护范围以本发明的权利要求为准，而非以揭示于下文的实施例为限。因此，在不违背本发明的发明精神和范围的前提下，可对下述实施例作变化与修改。此外，为了简洁与清晰起见，相同或类似的组件或结构以相同的组件符号表示，且部分现有的结构和工艺细节将不被揭示于下文中。需注意的是，附图是以说明为目的，并未完全依照原尺寸绘制。
[0041]首先请参照图1，其是根据本发明的一实施例所绘制的光罩上的叠对标记(overlay mark)。如图1所示,叠对标记12具有多个相邻的叠对标记图案14、16,其可以分别设置在不同光罩10、11上。举例来说，叠对标记12可包括具有栅状结构的第一标记图案14a、14b和第二标记图案16a、16b,第一标记图案14会被设置在第一光罩10上,而第二标记图案16会被设置在第二光罩11上。其中，第一、第二标记图案14、16均可以沿着相同方向设置，例如沿着Y轴方向设置。
[0042]叠对标记12可用以确认设计于不同层内的电路布局图案在后续工艺中彼此间是否会产生叠对偏移。具体来说，第一、第二标记图案14、16可经由后续的半导体工艺而被分别转移至半导体基板上的不同层内，并经由测量形成在半导体基板上的第一、第二标记图案之间的相对位置，以确认相对应电路布局图案的对准程度。另外，为了确认叠对偏移程度，可以在各个第一、第二标记图案14、16内设定一平行于X轴的参考轴线或参考点，例如以各个第一、第二标记图案14、16的中心位置141a、141b、161a、161b作为参考点，以作为后续测量的基准。如图1所示，中心位置141a、141b、161a、161b可以被设定于同一水平轴在线，使得其具有相同Y值。然而，中心位置141a、141b、161a、161b亦可以被分别设定于不同水平轴在线，使其分别具有不同Y值。
[0043]在下文中，将详述本发明的第一、第二标记图案转移至半导体基板上的不同层内的结构以及判定叠对偏移程度的方法。
[0044]参照图2，其示出了第一、第二标记图案被转移至半导体基板上的不同层内的结构。需注意的是，图2主要是用以表示半导体基板上不同层内的标记图案的相对位置，因此所示的剖面非直接取自图1所得的结构。如图2所示，经过适当的光微影、蚀刻、沉积以及平坦化等工艺后，可依序将第一光罩10上和第二光罩11上的第一标记图案14以及第二标记图案16转移至半导体基板18上，而呈现第一标记图案24在下，第二标记图案26在上的结构。详细而言，半导体基板18上的第一标记图案24可用以校正组件区域内闸极结构的位置，而第二标记图案26可用以校正组件区域内接触结构的位置，因此可藉由第一标记图案24和二标记图案26的位置相对关系判别组件区域内闸极结构和接触结构的对准程度。此外，半导体基板18上可设置有多层或单层结构的堆栈层22。根据本实施例，堆栈层22是一多层堆栈层，