具有多层垂直栓塞结构的集成电路及其制造方法
【专利摘要】本发明公开了一种具有厚度增长的终止层的多层垂直栓塞结构的集成电路及其制造方法。本发明的方法是利用集成电路包括具有多个导电层与多个介电层交错相叠的叠层件，以形成夹层连接件从一连接件表面延伸至对应的导电层。本发明的方法是形成着落区于叠层件中的多个导电层上。着落区并未完全覆盖叠层件中的导电层。本发明的方法是形成刻蚀终止层于对应的着落区上。刻蚀终止层的厚度与着落区的深度相互关联。本发明的方法是以一介电填充材料填充着落区及刻蚀终止层。本发明的方法是利用一图案化刻蚀工艺，形成多个通孔延伸穿过介电填充材料及刻蚀终止层至多个导电层中的着落区。
【专利说明】具有多层垂直栓塞结构的集成电路及其制造方法
【技术领域】
[0001]本发明是有关于一种高密度集成电路装置，特别是有关于一种具有增长厚度的多个终止层的一多层垂直栓塞结构的集成电路及其制造方法。
【背景技术】
[0002]在三维(3D)层叠存储器装置中，多层的垂直栓塞被用于成对的多层存储器单元中以进行电路译码。3D层叠存储器装置中Z方向的译码(Z译码)为一挑战。而3D层叠存储器装置中例如以着落于多层中的垂直向栓塞等方法来进行Z译码是直接易懂的。然而，因为顶层与底层间的深度差可能会大于几百至几千纳米，使得此类方法当层数增加时会减少工艺窗口。
[0003]本发明欲提供一制造方法用于3D层叠存储器装置中的Z译码，使得相对于已知技术可更加放大工艺窗口。
【发明内容】
[0004]本发明提供一种集成电路装置的制造方法，该集成电路装置包括具有多个导电层与多个介电层交叠的一叠层件。本发明的方法是用于形成夹层连接件，并从一连接件表面延伸至对应的多个导电层。本发明的方法包括形成着落区于叠层件中的多个导电层上，其中着落区并未完全覆盖叠层件中的导电层。本发明的方法形成刻蚀终止层于对应的着落区上。刻蚀终止层的厚度将与对应的着落区的深度相互关联。本发明的方法是以一介电填充材料填充着落区及刻蚀终止层。利用一图案化刻蚀工艺，本发明的方法是形成多个通孔延伸穿过介电填充材料及刻蚀终止层至多个导电层中的着落区。
[0005]本发明是其他层面及长处可通过阅读本文后述的图式、详细说明、及随附的权利要求范围而揭示之。
【专利附图】
【附图说明】
[0006]图1绘示一实施例的简化剖面图，其中一集成电路装置具有位于一硅衬底上的一
置层件。
[0007]图2至图12绘示一第一工艺中形成具有三层刻蚀终止层的内层连接件的方法。
[0008]图13至图20绘示一第二工艺中形成具有双层刻蚀终止层的内层连接件的方法。
[0009]图21至图32绘示一第三工艺中形成具有层层相叠的结构及多层刻蚀终止层的内层连接件的方法。
[0010]【主要元件符号说明】
[0011]100:集成电路装置
[0012]110:硅 衬底
[0013]120:绝缘区
[0014]130:叠层件[0015]140:介电层
[0016]150:导电层
[0017]160:边缘多晶硅栅极
[0018]210、2110:第一组掩模区
[0019]220、2120:第一间隔开放刻蚀区
[0020]310-320、630-640、950-980、1430-1440、1750-1780、2210-2220、2530、2840、3150:
着落区
[0021]315、2215:第一对
[0022]410、710、1010、1510、1810、2310、2610、2910、3210:刻蚀终止材料
[0023]510、1310、2410:第二组掩模区
[0024]520,1320,2420:第二间隔开放刻蚀区
[0025]625、1425、2525:第二对
[0026]635、1435、 2835:第三对
[0027]810、1610、2710:第三组掩模区
[0028]820,1620,2720:第三组间隔开放刻蚀区
[0029]945、1745、3145:第四对
[0030]955、1755:第五对
[0031]965、1765:第六对
[0032]975、1775:第七对
[0033]1100、1900:介电填充材料
[0034]1110、1910:掩模区
[0035]1120、1920:间隔开放刻蚀区
[0036]1210a-h、2010a_h:介电结构
[0037]1220a-h、2020a_h:通孔
[0038]1230a-h、2030a_h:刻蚀终止层
[0039]1250,2050:连接件表面
[0040]3010:第四组掩模区
[0041]3020:第四组间隔开放刻蚀区
【具体实施方式】
[0042]以下将详细描述本发明提供的实施例并配合图式图1至图32作说明。
[0043]图1绘示一实施例的简化剖面图，其中一集成电路装置100具有位于一硅衬底110上的一叠层件130。叠层件130包括多个导电层150与多个介电层140相互交叠设置。一绝缘区120将叠层件130与一阵列边缘区分离，且阵列边缘区包括一边缘多晶硅栅极160。
[0044]于本实施例中，于叠层件130中有8对的介电层140及导电层150。介电层140可为氧化物、氮化物、氮氧化物、硅酸盐、或其他。其中低介电常数(low-k)的材料的介电常数小于二氧化硅为佳，例如是SiCH0x。高介电常数(high-k)的材料其介电常数大于二氧化硅，如Η--χ、Η--Ν、氧化铝(AlOx)、氧化钌(RuOx)、氧化钛(TiOx)等均包括在内。
[0045]导电层150可为导电的半导体，包括:重掺杂多晶硅，如掺杂物为砷(As)、磷(P)、硼(B);硅化物，包括硅化钛(TiSi)、硅化钴(CoSi);氧化半导体，包括InZnO、InGaZnO ;以及半导体及硅化物的组合。导电层150亦可为金属、导电的化合物、或者铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钴(Co)、(Ni)、氮化钛(TiN)、氮化钽(TaN)、氮化铝钽(TaAlN)及其他材料的组合。
[0046]以下将描述形成夹层连接件(垂直栓塞)并且从一连接件表面延伸至对应的多个导电层的三种工艺。增加厚度的刻蚀终止层被用于此工艺之中，并且通常包括刻蚀终止材料例如是氮化硅(SiN)可抵抗垂直栓塞的刻蚀。本发明的方法提供较厚的刻蚀终止层于较短的夹层连接件，以及一较薄的刻蚀终止层于较长的夹层连接件中。各个工艺均以绘示于图1中的集成电路装置100为基础。集成电路装置100是以本发明的一种类似的集成电路装置作为实施例所绘示而成，然亦可能使用其他集成电路装置。
[0047]图2至图12绘示于第一工艺中，以层状结构形成夹层连接件的方法。三层刻蚀终止层包括具有三种厚度的刻蚀终止层。三种厚度的第一厚度通过刻蚀终止材料的一层递增沉积形成。第二厚度通过刻蚀终止材料的两层递增沉积形成，因此厚度约等于第一厚度的两倍。第三厚度通过刻蚀终止材料的三层递增沉积形成，因此厚度约等于第一厚度的三倍。因此，一刻蚀层可由刻蚀终止材料的一、二或三层递增沉积组合而成。图2绘示一第一刻蚀掩模形成于如图1绘示的集成电路装置100之上。第一刻蚀掩模包括一第一组掩模区210以及一第一组间隔开放刻蚀区220分别对应至位于交叠的介电层140及导电层150上选定的着落区(landing areas)的位置。其中选定的着落区将于下文中更加清楚描述之。
[0048]图3绘示利用第一刻蚀掩模刻蚀交叠的介电层140及导电层150后的结果。参考图3，本发明的方法是移除部份交叠的介电层140及导电层150以形成着落区310、320于多个导电层150上(图2)。着落区310、320并未完全覆盖叠层件130中的导电层。位于叠层件130的顶部的介电层140及导电层150的一第一对315 (图1)被刻蚀以形成着落区310、320，并位于第一间隔开放刻蚀区220 (图2)的下方。第一刻蚀掩模在形成着落区310、320之后从集成电路装置100上被移除。
[0049]请参考图4，本发明的方法是形成刻蚀终止层410的一第一递增沉积于着落区310、320之上。本发明形成刻蚀终止层的更多的递增沉积的方法将描述于后文。刻蚀终止层的厚度将与着落区的深度相互关联。
[0050]刻蚀终止层的使用材料具有在选定的刻蚀工艺中的刻蚀速度小于介电填充材料的刻蚀速度的特征，并且当到达用于形成最深处的着落区刻蚀终止层时，至少残留部分的刻蚀终止层于较浅的着落区的开口。举例来说，氮化硅通常被用作一刻蚀终止材料，并利用一刻蚀工艺例如是干法刻蚀，以形成穿过氧化硅材料的通孔。一贯穿刻蚀可用于移除于通孔底部的刻蚀终止层，完成着落区的通孔。
[0051]图5绘示一第二刻蚀掩模形成于刻蚀终止材料410的第一递增沉积之上。第二刻蚀掩模包括一第二组掩模区510以及一第二组间隔开放刻蚀区520，位于交错的介电层140以及导电层150之上。
[0052]图6绘示应用第二刻蚀掩模于交错的介电层140及导电层150上的结果。请参考图6，本发明的方法可移除刻蚀终止材料410的部份第一递增沉积，以及部份的交错的介电层140及导电层150以形成着落区630、640于多个导电层150之上。着落区630、640并未完全覆盖叠层件130中的导电层。位于叠层件130中的介电层140及导电层150的一第二对625及一第三对635个别地被刻蚀以形成着落区630、640，并形成于第二间隔开放刻蚀区520的下方。第二刻蚀掩模在形成着落区630、640之后被移除。
[0053]参考图7，本发明的方法是形成刻蚀终止材料710的一第二递增沉积于着落区310,320,630及640之上。由于刻蚀终止材料410的第一递增沉积已形成于着落区310、320之上，因此是形成两层的刻蚀终止材料的递增沉积于着落区310、320之上，并且是形成一层的刻蚀终止材料的递增沉积于着落区630、640之上。
[0054]图8绘示一第三刻蚀掩模被形成于刻蚀终止材料710的第二递增沉积之上。第三刻蚀掩模包括一第三组掩模区810以及用以形成着落区的一第三组间隔开放刻蚀区820位于交错的介电层140以及导电层150之上。
[0055]图9绘示应用第三刻蚀掩模于交错的介电层140及导电层150上的结果。请参考图9，此方法可移除刻蚀终止材料410的部份第一递增沉积、刻蚀终止材料710的部份第二递增沉积、以及部份的交错的介电层140及导电层150以形成着落区950、960、970、及980于多个导电层150之上。着落区950、960、970、及980并未完全覆盖叠层件130中的导电层。位于叠层件130中的介电层140及导电层150的一第四对945、一第五对955、一第六对965及一第七对975，个别地被刻蚀以形成着落区950、960、970、及980位于第三组间隔开放刻蚀区820的下方。第三刻蚀掩模在形成着落区950、960、970、及980之后被移除。
[0056]请参考图10，形成方法刻蚀终止材料1010的一第三递增沉积于着落区310、320、630、64、及950-980之上。由于刻蚀终止材料410的第一递增沉积已形成于着落区310、320之上，并且刻蚀终止材料710的第二递增沉积已形成于着落区310、320及630、640之上，因此是形成三层的刻蚀终止材料其中的递增沉积于着落区310、320之上；形成两层的刻蚀终止材料其中的递增沉积于着落区630、640之上；形成一层的刻蚀终止材料其中的递增沉积于着落区950-980之上。
[0057]请参考图11，本发明的方法是以一介电填充材料1100填充着落区310、320、630、64、及950-980,并取形成一接触开口(contact opening, CO)刻蚀掩模于介电填充材料1100之上。CO刻蚀掩模包括一组掩模区1110以及一组间隔开放刻蚀区1120用以形成着落区于交错的介电层140以及导电层150之上。
[0058]请参考图12，本发明的方法是利用一图案化刻蚀工艺通过CO刻蚀掩模以形成多个通孔1220a-1220h延伸穿过介电填充材料1100以及刻蚀终止层到达多个导电层150中的着落区310、320、630、64、及950-980 (图3、图6、图9)。图案化刻蚀工艺包括形成开口向下至刻蚀终止层，接着将开口向下挖以贯穿刻蚀终止层以暴露着落区。
[0059]接着，本发明的方法可通过以导电材料填充通孔1220a_1220h至连接件表面1250的高度以形成夹层连接件。一平面化的工艺可施用于多个填充通孔以平面化连接件表面1250。因此夹层连接件会从连接件表面1250延伸形成至对应的导电层。本发明的方法可接着形成图案化导电线(未图示)于连接件表面的顶端上，并且连接至对应的夹层连接件。图案化导电线可为位线连接至三维层叠存储器装置中的一平面译码器。
[0060]如本文中所描述，为移除部份的交错的介电层及导电层以形成着落区于层叠130的多个导电层上，本发明的方法利用一组N个刻蚀掩模，其2N_2小于W且2n大于或等于W，其中W为导电层的数目。举例来说，参考图1-图12，其中N = 3且W = 8。因此，本发明的方法是利用一组三层刻蚀掩模，其2N = 8相等于W。刻蚀掩模具有掩模区及间隔开放刻蚀区对应至选定的着落区，如图2、图5、图8所示。
[0061]如本文中所描述，对应各个第η个刻蚀掩模(其中η的范围介于I至N)，本发明的方法是刻蚀最多2η-1层或着落区的一半层数的导电层，因此位于多个导电层上的着落区会通过不同组合的刻蚀掩模而暴露。举例来说，当第η个刻蚀掩模的η = 1，本发明的方法会刻蚀一层导电层(21-1 = 20 = I)，如图3所示。当第η个刻蚀掩模的η = 2，本发明的方法会刻蚀两层导电层(22-1 = 21 = 2)，如图6所示。当第η个刻蚀掩模的η = 3，本发明的方法会刻蚀四层导电层(23-1 = 22 = 4)，如图9所示。在各个例子中，本发明的方法会刻蚀最多四层或八个着落区的一半的层数。
[0062]如文中所描述，在利用N个刻蚀掩模的各个刻蚀掩模进行刻蚀之后，本发明的方法会形成一层的刻蚀终止材料，且该层在每个刻蚀掩模进行刻蚀之后(和利用下一个刻蚀掩模进行刻蚀之前)是于着落区上形成刻蚀终止层，接着进行下一个刻蚀掩模的刻蚀步骤。举例来说，在通过包含如图2所示的掩模区210及开放刻蚀区220的第一刻蚀掩模进行刻蚀后；且在利用其他掩模，例如是包含如图5所示的掩模区510及开放刻蚀区520的第二刻蚀掩模，进行刻蚀之前，本发明的方法会形成一层的刻蚀终止材料410于着落区上。另外举例来说，在通过包含如图5所示的掩模区510及开放刻蚀区520的第二刻蚀掩模进行亥丨J蚀后；且在利用其他掩模，例如是包含如图8所示的掩模区810及开放刻蚀区820的第三刻蚀掩模，进行刻蚀之前，本发明的方法会形成终止材料710的一第二递增沉积刻蚀于着落区上。
[0063]图13至图20绘示于第二工艺中，一种形成具有双刻蚀终止层的夹层连接件的方法。双层刻蚀终止层包括两种厚度的刻蚀终止层，两种厚度的一第一厚度是由一层刻蚀终止材料的递增沉积所形成。两种厚度的一第二厚度是由两层刻蚀终止材料的递增沉积所形成，也因此约为第一厚度的两倍。因此一刻蚀层可由一或二层刻蚀终止材料的递增沉积的组合形成。于第二工艺中的夹层连接件由一连接件表面延伸至各个多个导电层。第二工艺是部分地以图1-图3绘示的集成电路装置100为基础，图13至图20绘示的第二工艺则为接续图3的图例。
[0064]图13绘示一第二刻蚀掩模形成于着落区310、320之上。第二刻蚀掩模包括用于形成着落区的一第二组掩模区1310及一第二组间隔开放刻蚀区1320于交错的介电层140及导电层150上。位于叠层件130的顶端的介电层140及导电层150(图1)的一第一对315被刻蚀贯穿以形成着落区310、320(图3)。
[0065]图14绘示应用第二刻蚀掩模于交错的介电层140及导电层150上的结果。参考图14，本发明的方法可移除部份的交错的介电层140及导电层150以形成着落区1430、1440于多个导电层150之上。着落区1430、1440并未完全覆盖叠层件130中的导电层。位于叠层件130的介电层140及导电层150的一第二对1425及一第三对1435被刻蚀贯穿以个别形成着落区1430、1440位于第二间隔开放刻蚀区1320的下方。第二刻蚀掩模在形成着落区1430、1440之后被移除。
[0066]参考图15，本发明的方法是形成刻蚀终止材料1510的一第一递增沉积于着落区310、320、1430、及1440之上。于第一工艺中，为二层刻蚀终止材料的递增沉积形成于着落区310、320之上，且一层刻蚀终止材料的递增沉积是形成于着落区630、640之上(图7)。比较之下，于第二工艺中为一层刻蚀终止材料的递增沉积形成于着落区310、320、1430、及1440之上。
[0067]图16绘示一第三刻蚀掩模被形成于刻蚀终止材料1510的第一递增沉积上。第三刻蚀掩模包括一第三组掩模区1610以及用以形成着落区的一第三组间隔开放刻蚀区1620，位于交错的介电层140以及导电层150之上。
[0068]图17绘示应用第三刻蚀掩模于交错的介电层140及导电层150上的结果。参考图17，本发明的方法可移除刻蚀终止材料1510的部份第一递增沉积以及部份的交错的介电层140及导电层150，以形成着落区1750、1760、1770、及1780于多个导电层150之上。着落区1750、1760、1770、及1780并未完全覆盖叠层件130中的导电层。位于叠层件130中的介电层140及导电层150的一第四对1745、一第五对1755、一第六对1765及一第七对1775，个别地被刻蚀贯穿以形成着落区1750、1760、1770、及1780位于第三组间隔开放刻蚀区1620的下方。第三刻蚀掩模在形成着落区1750、1760、1770、及1780之后被移除。
[0069]请参考图18，本发明的方法形成刻蚀终止材料1810的一第二递增沉积于着落区310、320、1430、1440、及1750-1780之上，由于刻蚀终止材料1510的第一递增沉积已形成于着落区310、320、1430、1440、及1750-1780之上，所以二层刻蚀终止材料的递增沉积形成于着落区310、320之上；二层刻蚀终止材料其中的递增沉积形成于着落区1430、1440之上；以及一层刻蚀终止材料的递增沉积形成于着落区1750-1780之上。
[0070]请参考图19，本发明的方法是以一介电填充材料1900填充着落区310、320、1430、1440、及1750-1780，并且形成一接触开口(contact opening, CO)刻蚀掩模于介电填充材料1900上。CO刻蚀掩模包括一组掩模区1910以及一组间隔开放刻蚀区1920用以形成着落区位于交错的介电层140以及导电层150之上。
[0071]请参考图20，本发明的方法是利用一图案化刻蚀工艺通过CO刻蚀掩模以形成多个通孔2020a-2020h延伸穿过介电填充材料1900及刻蚀终止层到达多个导电层150中的着落区310、320、1430、1440、及1750-1780(图3、图14、图17)。图案化刻蚀工艺包括先形成一开口向下至刻蚀终止层，接着将开口向下挖以贯穿刻蚀终止层以暴露着落区。
[0072]接着，本发明的方法是通过导电材料填充通孔2020a_2020h至连接件表面2050的高度以形成夹层连接件。一平面化的工艺可施用于多个填充通孔以平面化连接件表面2050。因此夹层连接件会从连接件表面2050延伸至对应的导电层。本发明的方法可接着形成图案化导电线(未图示)于连接件表面的顶端上，并且连接至对应的夹层连接件。图案化导电线可为位线连接至三维层叠存储器装置中的一平面译码器。
[0073]如本文中所描述，为移除部份的交错的介电层及导电层以形成着落区于叠层件130的多个导电层中本发明的方法利用一组第N刻蚀掩模，其2n_2小于W且2n大于或等于W，其中W为导电层的数目。举例来说，参考图1至图3及图13至图20，在第二工艺中，N =3且W = 8。因此，本发明的方法是利用一组三刻蚀掩模，其2N = 8相等于W。刻蚀掩模具有掩模区及间隔开放刻蚀区对应至选定的着落区，如图2、图13、图16所示。
[0074]如本文中所描述，对应各个第η刻蚀掩模(其中η的范围介于I至N)，本发明的方法是刻蚀最多2η-1层或着落区的一半层数的导电层，因此位于多个导电层上的着落区会通过不同组合的刻蚀掩模而暴露。举例来说，当第η刻蚀掩模的η = 1，本发明的方法会刻蚀一层导电层(2^ = 2°= 1)，如图3所示。当第η刻蚀掩模的η = 2，本发明的方法会刻蚀二层导电层(22—1 = 21 = 2)，如图14所示。当第η刻蚀掩模的η = 3，本发明的方法会刻蚀四层导电层(23—1 = 22 = 4)，如图17所示。在各个例子中，本发明的方法会刻蚀最多四层或八个着落区的一半的层数。
[0075]如本文中所描述，在利用至少二刻蚀掩模进行刻蚀之后，本发明的方法会形成一层的刻蚀终止材料，且该层在利用其他刻蚀掩模进行刻蚀之前位于着落区上。举例来说，在通过包含如图2所示的掩模区210及开放刻蚀区220的第一刻蚀掩模，及包含如图13所示的掩模区1310及开放刻蚀区1320的第二刻蚀掩模进行刻蚀后；且在利用其他掩模，例如是包含如图16所示的掩模区1610及开放刻蚀区1620的第三刻蚀掩模，进行刻蚀之前，本发明的方法会形成刻蚀终止材料1510的一第一递增沉积于着落区上。
[0076]于第三工艺中，图21至图32绘示一种形成具有层层相叠的结构及多层刻蚀终止层的夹层连接件的方法。多层刻蚀终止层包括多种厚度的刻蚀终止层。多种厚度的一第一厚度是由一层刻蚀终止材料的递增沉积所形成。多种厚度的一第二厚度是由两层刻蚀终止材料的递增沉积所形成，也因此约为第一厚度的两倍。通常来说，各个增加的刻蚀终止层，其厚度会因为第一厚度而增加。因此一刻蚀层可由各个多层刻蚀终止材料的递增沉积的组合形成导致多种厚度。于第三工艺中的夹层连接件由一连接件表面延伸至各个导电层。第三工艺是以图1绘示的集成电路装置100为基础，图21至图32绘示的第二工艺则为接续图1的图例。
[0077]图21绘示一第一刻蚀掩模形成于集成电路装置100之上。如图1所示，第一刻蚀掩模包括对应至选定的着落区的一第一组掩模区2110及一第一组间隔开放刻蚀区2120于交错的介电层140及导电层150上。选定的着落区将于后文中更加清楚描述。
[0078]图22绘示应用第一刻蚀掩模于交错的介电层140及导电层150上的结果。参考图22，本发明的方法可移除部份的交错的介电层140及导电层150以形成着落区2210、2220于多个导电层150上。着落区2210、2220并未完全覆盖叠层件130中的导电层。位于叠层件的顶部的介电层140及导电层150 (图1)的一第一对2215被刻蚀贯穿，以形成着落区2210、2220位于第一间隔开放刻蚀区2120(图21)的下方。第一刻蚀掩模在形成着落区2210,2220之后从集成电路装置100上被移除。
[0079]参考图23，本发明的方法是形成刻蚀终止材料2310的一第一递增沉积于着落区2210、2220之上。本发明的形成更多层的刻蚀终止层的递增沉积的方法将描述于后文。亥Ij蚀终止层的厚度将与着落区的深度相互关联。
[0080]图24绘示一第二刻蚀掩模被形成于刻蚀终止材料2310的第二递增沉积上。第二刻蚀掩模包括一第二组掩模区2410以及用以形成着落区的一第二组间隔开放刻蚀区2420，位于交错的介电层140以及导电层150之上。
[0081]图25绘示应用第二刻蚀掩模于交错的介电层140及导电层150上的结果。参考图25，本发明的方法可移除刻蚀终止材料2310的部份第一递增沉积以及部分的交错的介电层140及导电层150,以形成着落区2530于多个导电层150上。着落区2530并未完全覆盖叠层件130中的导电层。位于叠层件130中的介电层140及导电层150的一第二对2525被刻蚀贯穿以形成着落区2530位于第二间隔开放刻蚀区2420的下方。第二刻蚀掩模在形成着落区2530之后被移除。
[0082]参考图26，本发明的方法是形成一层刻蚀终止材料2610的第二递增沉积于着落区2210、2220、及2530之上。由于一层刻蚀终止材料2310的递增沉积已形成于着落区2210,2220之上，因此二层刻蚀终止材料其中的递增沉积形成于着落区2210、2220之上，且一层刻蚀终止材料其中的递增沉积形成于着落区2530之上。
[0083]图27绘示一第三刻蚀掩模形成于刻蚀终止材料2610的第二递增沉积上。第三刻蚀掩模包括一组掩模区2710以及一组间隔开放刻蚀区2720用以形成着落区位于交错的介电层140以及导电层150之上。
[0084]图28绘示应用第三刻蚀掩模于交错的介电层140及导电层150上的结果。参考图28，本发明的方法可移除部份刻蚀终止材料2310的第一递增沉积、部份刻蚀终止材料2610的第二递增沉积、以及部份的交错的介电层140及导电层150以形成着落区2840于多个导电层150之上。着落区2840并未完全覆盖叠层件130中的导电层。位于叠层件130中的介电层140及导电层150的一第三对2835被刻蚀贯穿以形成着落区2840位于第三组间隔开放刻蚀区2720的下方。第三刻蚀掩模在形成着落区2840之后被移除。
[0085]参考图29，本发明的方法形成刻蚀终止材料2910的一第三递增沉积于着落区2210、2220、253、及2840之上。由于刻蚀终止材料2310的第一递增沉积已形成于着落区2210,2220之上；并且刻蚀终止材料2610的第二递增沉积已形成于着落区2210、2220、及2530之上，因此，三层刻蚀终止材料的递增沉积已形成于着落区2210、2220之上；二层刻蚀终止材料的递增沉积形成于着落区2530之上；以及一层刻蚀终止材料其中的递增沉积形成于着落区2840之上。
[0086]图30绘示一第四刻蚀掩模被形成于刻蚀终止材料2910的第三递增沉积上。第三刻蚀掩模包括用以形成着落区的一第四组掩模区3010及一第四组间隔开放刻蚀区3020位于交错的介电层140以及导电层150之上。
[0087]图31绘示应用第四刻蚀掩模于交错的介电层140及导电层150上的结果。参考图31，本发明的方法可移除刻蚀终止材料2310的部份第一递增沉积、刻蚀终止材料2610的部份第二递增沉积、刻蚀终止材料2910的部份第三递增沉积、以及部份的交错的介电层140及导电层150以形成着落区3150于多个导电层150之上。着落区3150并未完全覆盖叠层件130中的导电层。位于叠层件130中的介电层140及导电层150的一第四对3145，被刻蚀贯穿以形成着落区3150位于第三组间隔开放刻蚀区3020的下方。第三刻蚀掩模在形成着落区3150之后被移除。
[0088]参考图32，本发明的方法是形成刻蚀终止材料3210的一第四递增沉积于着落区2210、2220、2530、2840、及3150之上。由于刻蚀终止材料2310的第一递增沉积已形成于着落区2210、2220之上；刻蚀终止材料2610的第二递增沉积已形成于着落区2210、2220、及2530之上；以及刻蚀终止材料2910的第三递增沉积是形成于着落区2210、2220、2530、及2840之上，因此，四层刻蚀终止材料其中的递增沉积是形成于着落区2210、2220之上；三层刻蚀终止材料其中的递增沉积是形成于着落区2530之上；二层刻蚀终止材料其中的递增沉积是形成于着落区2840之上；一层刻蚀终止材料其中的递增沉积是形成于着落区3150之上。
[0089]依照本发明的图例的图21-图23、图24-图26、图27-图29、以及图30-图32绘示通过对应的各个刻蚀掩模移除部份的交错的介电层及导电层以形成着落区的方法，以及具有渐增厚度的第一、第二、第三、以及第四刻蚀终止层的方法。更多的刻蚀终止层可通过本文所述的层层相叠的结构方法形成。举例来说，为形成夹层连接件于如图1中叠层件130的8对交错的介电层140及导电层150内，用以形成各个着落区的七层刻蚀终止层可形成渐增的厚度1、2、3、4、5、6、7、以及7，其中厚度的数字代表位于特定的着落区上的各个刻蚀终止材料的递增沉积的数字。
[0090]于刻蚀终止层形成之后，本发明的方法是填充一介电填充材料于着落区之上，并且形成包含一组掩模区及一组间隔开放刻蚀区的一接触开口(contact opening, CO)刻蚀掩模，以形成着落区且位于交错的介电层及导电层上。
[0091]本发明的方法是利用一图案化刻蚀工艺并通过CO刻蚀掩模以形成多个通孔(例如图20绘示的通孔2020a-2020h)，并延伸穿过介电填充材料及刻蚀终止层到达多个导电层(例如是导电层150)中的着落区(例如是图32绘示的着落区2210、2220、2530、2840、及3150)。图案化刻蚀工艺包括先形成一开口向下至刻蚀终止层以及将该开口向下挖以贯穿刻蚀终止层以暴露着落区。
[0092]接着，本发明的方法可通过以导电材料填充通孔至连接件表面的高度，例如是图20绘示的连接件表面2050，以形成夹层连接件。平面化工艺可施用于多个填充通孔以平面化连接件表面。因此夹层连接件会从连接件表面延伸形成至对应的导电层。本发明的方法可接着形成图案化导电线(未图示)于连接件表面的顶端上，并且连接至对应的夹层连接件。图案化导电线可为位线连接至三维层叠存储器装置中的一平面译码器。
[0093]如本文中所描述，本发明的方法是利用一组第N刻蚀掩模移除部份的交错的介电层及导电层。在利用各个第N刻蚀掩模进行刻蚀之后，本发明的方法会形成一层的刻蚀终止材料，且该层在利用其他刻蚀掩模进行刻蚀之前位于着落区上。举例来说，在通过包含如图21所示的掩模区2110及开放刻蚀区2120的第一刻蚀掩模进行刻蚀后；且在利用其他掩模，例如是包含如图24所示的掩模区2410及开放刻蚀区2420的第二刻蚀掩模，进行刻蚀之前，本发明的方法会形成刻蚀终止材料2310的一第一递增沉积于着落区上。另外举例来说，在通过包含如图24所示的掩模区2410及开放刻蚀区2420的第二刻蚀掩模进行刻蚀后；且在利用其他掩模，例如是包含如图27所示的掩模区2710及开放刻蚀区2720的第三刻蚀掩模，进行刻蚀之前，本发明的方法会形成刻蚀终止材料2610的一第二递增沉积刻蚀于着落区上。
[0094]一集成电路包括由本文上述的方法制成的多个夹层连接件。集成电路中的多个导电层连接至对应的3D存储器阵列的平面。
[0095]本发明提供一种具有厚度增加的终止层的多层垂直栓塞结构，该结构包括多个导电层与多个介电层交错相叠的叠层件，并且着落区位于叠层件中多个导电层上。着落区并未完全覆盖叠层件130中的导电层。该结构包括刻蚀终止层位于对应的着落区上。刻蚀终止层的厚度将与对应的着落区的深度相互关联。该结构包括多个通孔延伸贯穿介电填充材料及刻蚀终止层到达多个导电层中的着落区。
[0096]该结构包括:夹层连接件，穿过多个通孔连接至叠层件中的各个导电层；介电结构，位于多个介电结构中且与夹层连接件交错相叠；以及图案化导电线，位于连接件表面上刚且连接至对应的各个连接件。图案化导电线可为位线并连接至三维层叠存储器装置中的平面译码器。夹层连接件具有增加的深度，范围从第一夹层连接件的最大的深度至最后的夹层连接件的最浅的深度。介电结构具有增加的深度，范围从第一介电结构的最大的深度至最后的介电结构的最浅的深度。通过具有厚度对应夹层连接件的深度的多个刻蚀终止层，使得介电结构与多个介电层中的介电层相互分离。
[0097]于第一工艺中，多个刻蚀终止层包括N个刻蚀终止层对应N个夹层连接件。图12绘示的一实施例中的N等于8，由此可知，有8个夹层连接件形成于通孔1220a-1220h中并与8个介电结构1210a-1210h相互交错。介电结构1210a_1210h通过8个刻蚀终止层1230a-1230h与各个介电层相互分离。当η介于I至ml之间时，各个刻蚀终止层η具有一第一厚度约等于刻蚀终止层I的厚度。当η介于(ml+1)至m2之间时，各个刻蚀终止层η具有一第二厚度约等于两倍的刻蚀终止层I的厚度。当(m2+l)介于(ml+1)至N之间时，各个刻蚀终止层η具有一第三厚度约等于三倍的刻蚀终止层I的厚度。于此工艺中，ml大于I且小于m2，并且m2大于ml且小于N。
[0098]于图12中，ml等于4、m2等于6、以及N等于8。由此可知，各个刻蚀终止层1230a-1230d具有一第一厚度约等于刻蚀终止层I的厚度。各个刻蚀终止层1230e-1230f具有一第二厚度约等于两倍的刻蚀终止层I的厚度。各个刻蚀终止层1230g-1230h具有一第三厚度约等于三倍的刻蚀终止层I的厚度。
[0099]于第二工艺中，多个刻蚀终止层包括N个刻蚀终止层对应N个夹层连接件。图20绘示的一实施例中的N等于8，由此可知，有8个夹层连接件形成于通孔2020a-2020中并与8个介电结构2010a-2010h相互交错。介电结构2010a_2010h通过8个刻蚀终止层2030a-2030h与各个介电层相互分离。当η介于I至m之间时，各个刻蚀终止层η具有一第一厚度约等于刻蚀终止层I的厚度。当η介于(m+1)至N之间时，各个刻蚀终止层η具有一第二厚度约等于两倍的刻蚀终止层I的厚度。于此工艺中，m大于I且小于N。
[0100]于图20中，m等于4且N等于8。由此可知，各个刻蚀终止层1_4具有一第一厚度约等于刻蚀终止层I的厚度。各个刻蚀终止层5-8具有一第二厚度约等于两倍的刻蚀终止层I的厚度。
[0101]于第三工艺中，多个刻蚀终止层包括N个刻蚀终止层对应N个夹层连接件。举例而言，若N等于8，则有8个夹层连接件与8个介电结构相互交错。介电结构通过8个刻蚀终止层与各个介电层相互分离。当η介于I至(N-1)之间时，各个刻蚀终止层η具有一厚度约等于η倍刻蚀终止层I的厚度。而刻蚀终止层N具有一厚度约等于(N-1)倍的刻蚀终止层I的厚度。
[0102]若N等于8，则刻蚀终止层1-8的厚度约各别等于1、2、3、4、5、6、7、及7倍刻蚀终止层I的厚度。
[0103]本发明已通过详细描述较佳实施例揭露如上，然其为用以说明而非限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和随附的权利要求范围内，当可作各种的更动与组合。
【权利要求】
1.一种集成电路的制造方法，用以形成多个夹层连接件，该集成电路包括具有多个导电层及多个介电层交错相叠的一叠层件，且该多个夹层连接件是从一连接件表面延伸至该多个导电层的一对应导电层，该制造方法包括: 形成多个着落区于该叠层件中的该多个导电层上，该多个着落区并未完全覆盖该叠层件中的该多个导电层； 形成多个刻蚀终止层于对应的该多个着落区上，该多个刻蚀终止层的多个厚度将与对应的该多个着落区的多个深度相互关联； 利用一介电填充材料填充该多个着落区及该多个刻蚀终止层； 以及利用一图案化刻蚀工艺形成多个通孔延伸穿过该介电填充材料及该多个刻蚀终止层至该多个导电层中的该多个着落区。
2.根据权利要求1所述的制造方法，该图案化刻蚀工艺包括先形成一开口向下至该多个刻蚀终止层，接着将该开口向下挖以贯穿该多个刻蚀终止层。
3.根据权利要求1所述的制造方法，其中形成该多个着落区的步骤包括移除该叠层件中部分的该多个导电层及该多个介电层。
4.根据权利要求3所述的制造方法，其中移除部分的该多个导电层及该多个介电层的步骤包括: 利用一 N个刻蚀掩模其中小于W且2n大于或等于W，其中W是该多个导电层的数目，且该刻蚀掩模具有一掩模区及一间隔开放刻蚀区对应至选定的该多个着落区； 对应各个该第η刻蚀掩模，其中η的范围介于I至N，刻蚀最多2η-1层或该多个着落区层数的一半的该多个导电层`，使得位于该多个导电层上的该多个着落区会通过不同组合的该刻蚀掩模而暴露；以及 在使用其中至少两个刻蚀掩模刻蚀后形成该多个刻蚀终止层，以在该多个着落区上形成一刻蚀终止层，接着进行下一个刻蚀掩模的刻蚀步骤。
5.根据权利要求4所述的制造方法，形成该多个刻蚀终止层的步骤包括:在利用N个刻蚀掩模的每个刻蚀掩模进行刻蚀之后，于该多个着落区上形成该刻蚀终止层，接着进行下一个刻蚀掩模的刻蚀步骤。
6.根据权利要求1所述的制造方法，包括以一导电材料填充该多个通孔至该连接件表面的高度以形成该多个夹层连接件。
7.根据权利要求1所述的制造方法，包括形成多个图案化导电线于该连接件表面的顶端上并且连接至对应的该多个夹层连接件。
8.一种集成电路，包括如权利要求6所述的多个导电层及多个夹层连接件。
9.根据权利要求8所述的集成电路，其中该多个导电层连接至对应的一3D存储器阵列的多个平面。
10.一种包含具有增长厚度的多个终止层的一多层垂直栓塞结构的集成电路，包括: 一叠层件，包括多个导电层与多个介电层交错相叠； 多个着落区，于该叠层件中的该多个导电层上，该多个着落区并未完全覆盖该叠层件中的该多个导电层； 多个刻蚀终止层，位于对应的该多个着落区上，该多个刻蚀终止层的多个厚度与对应的该多个着落区的多个深度相互关联；多个通孔，延伸穿过该多个刻蚀终止层至该多个导电层上的该多个着落区；以及 多个夹层连接件，通过穿过该多个通孔以连接至该叠层件中对应的该多个导电层。
11.根据权利要求10所述的集成电路，其中该多个夹层连接件具有增加的多个深度，范围从一第一夹层连接件的一最大深度至一最后夹层连接件的一最浅深度。
12.根据权利要求10所述的集成电路，更包括多个图案化导电线，位于该连接件表面上方且连接至对应的该多个夹层连接件。
13.根据权利要求10所述的集成电路，更包括多个介电结构，与该多个夹层连接件交错相叠。
14.根据权利要求13所述的集成电路，其中该多个夹层连接件具有增加的多个深度，范围从一第一夹层连接件的一最大深度至一最后夹层连接件的一最浅深度。
15.根据权利要求13所述的集成电路，该多个介电结构通过该多个刻蚀终止层与该多个介电层相互分离。
16.根据权利要求10所述的集成电路，其中: 该多个刻蚀终止层包括N层刻蚀终止层对应至N个夹层连接件； 当η介于I至ml之间时，一刻蚀终止层η具有一第一厚度等于一刻蚀终止层I的一厚度； 当η介于(ml+1)至m2之间时，该刻蚀终止层η具有一第二厚度等于两倍的该刻蚀终止层I的厚度； 当(m2+l)介于(ml+1)至N之间时，该刻蚀终止层η具有一第三厚度等于三倍的该刻蚀终止层I的厚度， 其中ml大于I且小于m2，并且m2大于ml且小于N。
17.根据权利要求10所述的集成电路，其中: 该多个刻蚀终止层包括N层刻蚀终止层对应至N个夹层连接件； 当η介于I至m之间时，一刻蚀终止层η具有一第一厚度等于一刻蚀终止层I的一厚度； 当η介于(m+1)至N之间时，该刻蚀终止层η具有一第二厚度等于两倍的该刻蚀终止层I的厚度， 其中m大于I且小于N。
18.根据权利要求10所述的集成电路，其中: 该多个刻蚀终止层包括N层刻蚀终止层对应至N个夹层连接件； 当η介于I至(N-1)之间时，一刻蚀终止层η具有一第一厚度等于η倍一刻蚀终止层I的一厚度； 而一刻蚀终止层N具有一厚度等于(N-1)倍的该刻蚀终止层I的厚度。
19.一种集成电路的制造方法，用以形成多个夹层连接件，该集成电路包括具有多个导电层及多个介电层交错相叠的一叠层件，且该多个夹层连接件是从一连接件表面延伸至该多个导电层的一对应导电层，该制造方法包括: 形成多个着落区于该叠层件中的该多个导电层上，该多个着落区并未完全覆盖该叠层件中的该多个导电层； 形成多个刻蚀终止层于对应的该多个着落区上，该多个刻蚀终止层的多个厚度将与对应的该多个着落区的多个深度相互关联； 利用一介电填充材料填充该多个着落区及该多个刻蚀终止层； 利用一图案化刻蚀工艺形成多个通孔延伸穿过该介电填充材料及该多个刻蚀终止层至该多个导电层中的该多个着落区； 以一导电材料填充该多个通孔至该连接件表面的高度以形成该多个夹层连接件； 形成多个图案化导电线于该连接件表面的顶端上并且连接至对应的该多个夹层连接件； 其中形成该多个着落区的步骤包括移除该叠层件中部分的该多个导电层及该多个介电层；以及 其中移除部分的该多个导电层及该多个介电层的步骤包括:利用一组N个刻蚀掩模其中2"—1小于W且2n大于或等于W，该多个刻蚀掩模具有一掩模区及一间隔开放刻蚀区对应至选定的该多个着落区，其中W是该多个导电层的数目； 对应各个该第η刻蚀掩模，其中η的范围介于I至N，刻蚀最多2η-1层或该着落区层数的一半的该多个导电层，使得位于该多个导电层上的该多个着落区会通过不同组合的该多个刻蚀掩模而暴露；以及 形成该多个刻蚀终止层，是在利用至少二刻蚀掩模进行刻蚀之后，形成一层的刻蚀终止材料，且该层在利用其他刻蚀掩模进行刻蚀之前位于该多个着落区上。
20.根据权利要求19所述的制造方法，其中以该导电材料填充该多个通孔后，平面化该介电填充材料以形成该连接件表面。
【文档编号】H01L21/768GK103633019SQ201310049535
【公开日】2014年3月12日 申请日期:2013年2月7日 优先权日:2012年8月23日
【发明者】邱家荣, 李冠儒 申请人:旺宏电子股份有限公司