专利名称：一种在半导体器件中应用应力记忆技术的方法
技术领域：
本发明涉及一种应力记忆技术(Stress Memorization ^Technique，SMT)的实施方法，尤其涉及一种简化SMT工艺、降低成本的应力记忆技术的实施方法。
背景技术：
随着电子设备的广泛应用，半导体的制造工艺也得到了飞速的发展，随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。应力记忆技术(SMT)已成为半导体制造流程中被广泛涉及的技术，SMT技术可用于源极、漏极离子注入步骤后，以诱发应力于MOSFET的沟道区域，借此改变先进工艺的元件特性。实施该技术的常用方法是在NMOS上覆盖一层具有较高拉应力的氮化硅膜，随后对其进行RTA使应力“记忆”于NMOS的沟道中，从而提高NMOS的载流子迁移率。具体地， 现有SMT技术在半导体元件中的应用方法如下
提供半导体衬底，衬底中包括PMOS元件区域和NMOS元件区域，并具有第一掺杂阱和第二掺杂阱，浅沟槽STI设置在衬底中以隔离PMOS元件区域和NMOS元件区域，栅极形成于衬底上，并形成侧墙，然后离子注入形成源区和漏区。覆盖高应力SiN层，从而使栅极再结晶， 改善元件电性能；然后高应力SiN层采用干法刻蚀等离子体刻蚀系统去除。一般情况下用于干法刻蚀的化学物质包括一氟甲烷、氧气、以及氦气、氩气等惰性气体，以厚度500A的高应力SiN层为例，一氟甲烷流量200SCCm、氧气流量12kccm、氦气流量200sccm，压力40mTorr，偏置电压400V，主刻蚀过程46. 9s，过刻蚀过程60s。由于高拉应力氮化硅膜对PMOS的载流子迁移率有一定的阻碍作用，因此一般需要将覆盖于PMOS表面的高拉应力氮化硅膜去除，这就需要一系列的光刻一蚀刻一清洗等步骤，增加了 SMT工艺实施的成本。
发明内容
针对现有技术中SMT技术实施过程、尤其是高应力SiN去除过程复杂，成本高的问题，本发明提供了一种在半导体器件中应用应力记忆技术的方法，本发明大大简化了常规的应力记忆技术，使得氮化硅膜具有连续性，降低了该技术在实施中的成本，在确保NMOS 的性能不变的情况下，PMOS的性能也不受太大的影响。因此，本发明的目的在于提供一种在半导体器件中应用应力记忆技术的方法，步骤包括
步骤1，提供衬底，所提供的衬底上具有NMOS区和PMOS区；
步骤2，在所述衬底上依次沉积二氧化硅缓冲膜、低拉应力氮化硅膜，并在所述低拉应力氮化硅膜上涂覆光刻胶；
步骤3，光刻胶曝光，暴露出NMOS区域上方的低拉应力氮化硅膜，对暴露出的低拉应力氮化硅膜进行紫外光照射，去除所述NMOS区域上方低拉应力氮化硅膜中的部分氢元素，去除PMOS区域上方的光刻胶；
步骤4，利用快速退火热处理(Rapid Thermal Anneal，RTA)技术进行处理使NMOS区域的沟道产生应力记忆效果；
步骤5，去除低拉应力氮化硅膜和二氧化硅缓冲膜。其中，本发明上述的实施方法中，所述二氧化硅缓冲膜沉积方式可以是等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor D印osition，PECVD)或次常压化学汽相沉禾只(Sub-atmospheric Chemical Vapor Deposition, SACVD)技术。本发明上述的方法中，所述二氧化硅缓冲膜的厚度优选为5(Γ200Α。本发明上述的方法中，所述低拉应力氮化硅膜的应力优选为20(T400MPa范围内。
本发明上述的方法中，所述低拉应力氮化硅膜的厚度优选为20(Γ800Α范为内。本发明上述的方法中，步骤3中，所暴露出低拉应力氮化硅膜通过紫外光照射后， 优选使应力在100(Tl800MPa范围内。本发明上述的方法中，所述紫外光照射的时间优选为广10分钟。如上所述，本发明提供了一种在半导体器件中应用应力记忆技术的方法，本发明简化了常规的应力记忆技术，使得氮化硅膜具有连续性，降低了该技术在实施中的成本，在确保NMOS的性能不变的情况下，PMOS的性能也不受太大的影响。
图1为本发明在半导体器件中应用应力记忆技术的方法的衬底结构示意图2为本发明在半导体器件中应用应力记忆技术的方法中沉积缓冲膜、SiN膜和光刻胶后的结构示意图3为本发明在半导体器件中应用应力记忆技术的方法暴露出NMOS区域上方SiN膜后的结构示意图4为本发明在半导体器件中应用应力记忆技术的方法紫外光照射示意图； 图5为本发明在半导体器件中应用应力记忆技术的方法去除光刻胶后的结构示意图； 图6为本发明在半导体器件中应用应力记忆技术的方法RTA过程示意图； 图7为本发明在半导体器件中应用应力记忆技术的方法SiN膜应力和H元素含量随紫外光照射时的时间变化曲线。
具体实施例方式本发明提供了一种半导体制造过程中在半导体器件中应用应力记忆技术的方法， 包括沉积二氧化硅缓冲层与衬底上，沉积低拉应力氮化硅膜于二氧化硅薄膜层上，在低拉应力氮化硅膜之上涂覆光刻胶并对曝光使NMOS区域露出，用UV光对晶片进行照射以去除氮化硅膜NMOS区域中的部分H元素，去除覆盖于PMOS区域的光阻，利用RTA(Rapid Thermal Anneal)技术使NMOS区域的沟道产生应力记忆效果，最后将氮化硅膜和二氧化硅薄膜去除。实施例1
步骤1，提供衬底
参照图1，本发明所述的衬底包括PMOS区域1和NMOS区域2，PMOS区域1和NMOS区域2，之间被浅沟槽(STI) 3隔离。并且PMOS区域1和NMOS区域2的上方均形成有栅极，所述栅极两侧区域分别为源区和漏区。步骤2，沉积
参照图2，采用PECVD技术在步骤1中所提供的衬底上沉积一层厚度为50A的二氧化硅缓冲膜4，二氧化硅缓冲膜4将包括栅极、源区、漏区的PMOS区域1和NMOS区域2、以及浅沟槽3覆盖。在沉积的二氧化硅缓冲膜4的上方再沉积一层应力为200MPa、厚度为200A的低拉应力氮化硅膜5。然后在低拉应力氮化硅膜5上涂覆光刻胶6。步骤3，紫外光照射
参照图3，光刻胶6曝光，使NMOS区域2上方的低拉应力氮化硅膜5露出，当然也可以露出浅沟槽3上方的部分低拉应力氮化硅膜。参照图4，对暴露出的氮化硅膜进行紫外光照射(如图4中的箭头方向)，由于PMOS 区域1上方具有光刻胶6阻挡，因此，紫外光无法照射到PMOS区域1上方的低拉应力氮化硅膜5上。因此，PMOS区域不受影响。如图7所示，通过紫外光照射后，NMOS区域2上方的氮化硅膜中，H元素含量随着照射时间的延长逐渐降低，而应力逐渐增大。参照图4和图5，紫外光照射10分钟后，使NMOS区域2上方的氮化硅膜应力达到约1500MPa，停止照射，形成较高拉应力氮化硅膜51。而PMOS区域1上方的低拉应力氮化硅膜5不受影响。去除剩余光刻胶6。步骤4，RTA处理
参照图6，对步骤3中得到的圆晶进行RTA处理，使覆盖于NMOS晶体管表面的高应力产生记忆效果，即NMOS区域2的沟道产生应力记忆效果。步骤5，去除二氧化硅缓冲膜4和低拉应力氮化硅膜5以及NMOS区域2上方的较高拉应力氮化硅膜51。实施例2 步骤1，提供衬底
参照图1，本发明所述的衬底包括PMOS区域1和NMOS区域2，PMOS区域1和NMOS区域2，之间被浅沟槽(STI) 3隔离。并且PMOS区域1和NMOS区域2的上方均形成有栅极，所述栅极两侧区域分别为源区和漏区。步骤2，沉积
参照图2，采用PECVD技术在步骤1中所提供的衬底上沉积一层厚度为150A的二氧化硅缓冲膜4，二氧化硅缓冲膜4将包括栅极、源区、漏区的PMOS区域1和NMOS区域2、以及浅沟槽3覆盖。在沉积的二氧化硅缓冲膜4的上方再沉积一层应力为500MPa、厚度为600A的低拉应力氮化硅膜5。
然后在低拉应力氮化硅膜5上涂覆光刻胶6。步骤3，紫外光照射
参照图3，光刻胶6曝光，使NMOS区域2上方的低拉应力氮化硅膜5露出，当然也可以露出浅沟槽3上方的部分低拉应力氮化硅膜。参照图4，对暴露出的氮化硅膜进行紫外光照射(如图4中的箭头方向)，由于PMOS 区域1上方具有光刻胶6阻挡，因此，紫外光无法照射到PMOS区域1上方的低拉应力氮化硅膜5上。因此，PMOS区域不受影响。如图7所示，通过紫外光照射后，NMOS区域2上方的氮化硅膜中，H元素含量随着照射时间的延长逐渐降低，而应力逐渐增大。参照图4和图5，紫外光照射，使NMOS区域2上方的氮化硅膜应力达到约ISOOMPa， 停止照射，形成较高拉应力氮化硅膜51。而PMOS区域1上方的低拉应力氮化硅膜5不受影响。去除剩余光刻胶6。步骤4，RTA处理
参照图6，对步骤3中得到的圆晶进行RTA处理，使覆盖于NMOS晶体管表面的高应力产生记忆效果，即NMOS区域2的沟道产生应力记忆效果。步骤5，去除二氧化硅缓冲膜4和低拉应力氮化硅膜5以及NMOS区域2上方的较高拉应力氮化硅膜51。实施例3 步骤1，提供衬底
参照图1，本发明所述的衬底包括PMOS区域1和NMOS区域2，PMOS区域1和NMOS区域2，之间被浅沟槽(STI) 3隔离。并且PMOS区域1和NMOS区域2的上方均形成有栅极，所述栅极两侧区域分别为源区和漏区。步骤2，沉积
参照图2，采用PECVD技术在步骤1中所提供的衬底上沉积一层厚度为200A的二氧化硅缓冲膜4，二氧化硅缓冲膜4将包括栅极、源区、漏区的PMOS区域1和NMOS区域2、以及浅沟槽3覆盖。在沉积的二氧化硅缓冲膜4的上方再沉积一层应力为200MPa、厚度为800A的低拉应力氮化硅膜5。然后在低拉应力氮化硅膜5上涂覆光刻胶6。步骤3，紫外光照射
参照图3，光刻胶6曝光，使NMOS区域2上方的低拉应力氮化硅膜5露出，当然也可以露出浅沟槽3上方的部分低拉应力氮化硅膜。参照图4，对暴露出的氮化硅膜进行紫外光照射(如图4中的箭头方向)，由于PMOS 区域1上方具有光刻胶6阻挡，因此，紫外光无法照射到PMOS区域1上方的低拉应力氮化硅膜5上。因此，PMOS区域不受影响。如图7所示，通过紫外光照射后，NMOS区域2上方的氮化硅膜中，H元素含量随着照射时间的延长逐渐降低，而应力逐渐增大。
参照图4和图5，紫外光照射，使NMOS区域2上方的氮化硅膜应力达到约1200MPa， 停止照射，形成较高拉应力氮化硅膜51。而PMOS区域1上方的低拉应力氮化硅膜5不受影响。去除剩余光刻胶6。步骤4，RTA处理
参照图6，对步骤3中得到的圆晶进行RTA处理，使覆盖于NMOS晶体管表面的高应力产生记忆效果，即NMOS区域2的沟道产生应力记忆效果。步骤5，去除二氧化硅缓冲膜4和低拉应力氮化硅膜5以及NMOS区域2上方的较高拉应力氮化硅膜51。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种在半导体器件中应用应力记忆技术的方法，其特征在于，步骤包括步骤1，提供衬底，所提供的衬底上具有NMOS区和PMOS区；步骤2，在所述衬底上依次沉积二氧化硅缓冲膜、低拉应力氮化硅膜，并在所述低拉应力氮化硅膜上涂覆光刻胶；步骤3，光刻胶曝光，暴露出NMOS区域上方的低拉应力氮化硅膜，对暴露出的低拉应力氮化硅膜进行紫外光照射，去除所述NMOS区域上方低拉应力氮化硅膜中的部分氢元素，去除PMOS区域上方的光刻胶；步骤4，利用快速退火热处理技术进行处理使NMOS区域的沟道产生应力记忆效果；步骤5，去除低拉应力氮化硅膜和二氧化硅缓冲膜。
2.根据权利要求1所述的方法，其特征在于，所述二氧化硅缓冲膜沉积方式为等离子体增强化学气相沉积或次常压化学汽相沉积方法。
3.根据权利要求1所述的方法，其特征在于，所述二氧化硅缓冲膜的厚度为5(Γ200Α。
4.根据权利要求1所述的方法，其特征在于，所述低拉应力氮化硅膜的应力在 20(T400MPa 范围内。
5.根据权利要求4所述的方法，其特征在于，所述低拉应力氮化硅膜的厚度为 200 800A。
6.根据权利要求5所述的方法，其特征在于，步骤3中，所暴露出低拉应力氮化硅膜通过紫外光照射后，使应力在100(Tl800MPa范围内。
7.根据权利要求6所述的方法，其特征在于，所述紫外光照射的时间为广10分钟。
全文摘要
本发明提出了一种在半导体器件中应用应力记忆技术的方法。包括提供衬底，沉积二氧化硅缓冲层与衬底上，沉积低拉应力氮化硅薄膜于二氧化硅薄膜层上，在低应力氮化硅薄膜之上涂覆光刻胶并对曝光使NMOS区域露出，用UV光对晶片进行照射以去除氮化硅薄膜NMOS区域中的部分H元素，去除覆盖于PMOS区域的光阻，利用RTA技术使NMOS区域的沟道产生应力记忆效果，最后将氮化硅薄膜和二氧化硅薄膜去除。采用本发明大大简化了常规的应力记忆技术，使得氮化硅薄膜具有连续性，降低了该技术在实施中的成本，在确保NMOS的性能不变的情况下，PMOS的性能也不受太大的影响。
文档编号H01L21/8238GK102543875SQ20111034109
公开日2012年7月4日 申请日期2011年11月2日 优先权日2011年11月2日
发明者张文广, 徐强, 徐灵芝, 郑春生 申请人:上海华力微电子有限公司