在金属成型体和结合到厚布线或条片用的功率半导体间形成连接的方法
【专利摘要】本发明涉及将具有上侧电势面的功率半导体芯片连接到厚布线或条片的方法，该方法包括以下步骤：提供与上侧电势面的形状相对应的金属成型体；将连接层涂覆到上侧电势面或金属成型体上；在厚布线结合到成型体的非被添加的上侧之前，布置金属成型体并且添加适合的材料、电导通的化合物到电势面。
【专利说明】在金属成型体和结合到厚布线或条片用的功率半导体间形成连接的方法
【技术领域】
[0001]本发明涉及将功率半导体芯片通过上侧电势面连接到厚的布线和条片的方法。
【背景技术】
[0002]为了开发使用寿命长并且耐用的功率半导体模块，特别地，半导体的上部(上侧)连接和下部(下侧)连接有很高的热要求和电要求。通常，半导体的下侧通过焊接连接、或者还部分地通过烧结或扩散焊接连接。
[0003]通常，半导体的上侧具有最适于厚铝布线的结合处理的金属喷镀或金属层。尽管半导体的上侧和下侧有极易变形的金属喷镀层，但为降低电损耗，半导体仍然越来越薄。当今，市面上的功率半导体总厚度为70 μ m。研究机构已经提出厚度仅为10 μ m的极薄的第一
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[0004]现有技术的缺点
[0005]芯片的上侧连接对功率模块的寿命期限影响极大。芯片下侧的很稳定的烧结连接只能略微延长模块的寿命，而半导体上侧的铝布线连接不好则会成为致命因素。
[0006]许多年来，铝结合已成为功率电子器件生产线中的确定技术。结合处理的持续优化会使这种连接的预期寿命得以延长。然而，这样的高水准已接近铝焊接连接的应力的物理极限，因而预期寿命的大幅提高只能通过设计和结合技术方面的新理念来实现。现在有关半导体下侧的烧结技术(相比于焊接技术)已经促成预期使用寿命的两位数增长，这也印证了上述观点。
[0007]而且，在工艺过程中，处理7O μ m薄的半导体会有许多困难(而对于更薄的半导体，这些困难会更大)。因而，对于加工和测试过程的参数化，以及对于想法的构成，极薄的硅层是加工过程中越来越大的利益风险。不但热机械应力会导致断裂的风险，加工过程中的轻负载也会导致断裂的风险(例如，晶圆级高电流测试时触针的安装)。
【发明内容】
[0008]现本发明的目的是:通过改善上侧电势面上的触点，增加功率模块的寿命，特别是增加功率半导体芯片的寿命。同时，利用更稳定并且断裂风险更低的设计将会提高收益。
[0009]根据本发明，通过独立权利要求的技术方案可以实现该目的。从属权利要求参考优选实施例。为了实现该新技术对上侧连接的改变，下面先说明功率模块的设计所需要的改变。
[0010]这些改变使得与厚的铜布线结合技术相关的上侧得以改变，并且对负载循环耐用性方面也有显著提高。而且，这些改变也降低了由半导体的热机械应力和加工过程的机械应力所致的断裂而带来的风险。
[0011]上述内容是这样实现的，通过将金属层或成型体布置在至少半导体上方，优选也布置在半导体下方，因而半导体以对称的方式热机械应变。[0012]而且，这些薄层或成型体形成表面的机械保护，特别是遍及电势面，例如针对摩擦接触测试过程(晶圆级高电流测试)。这实现了在完成半导体的上侧连接之前进行半导体的安全的电学测试。对于电学测试，结合到半导体的金属层的表面被专用的弹簧工具接触，不会有损坏半导体的精细表面结构的风险。
[0013]本发明涉及单个的功率半导体芯片、基板上成排的功率半导体，或者具有一系列半导体元件的半导体晶片。单个芯片(图7，附图标记12)、成排完整的晶片组件(图3，附图标记6)在上侧设有约30 μ m?300 μ m厚的所谓金属(优选为导电性、导热性好，例如Cu(铜)、Ag (银)、Au (金)、A1 (铝)、Mo (钥)、W (钨)及其合金)的成型体4、5。对于在30 μ m范围内的薄半导体，使用30 μ m?40 μ m的成型体,而对于150 μ m至200 μ m的厚一点的半导体，使用ΙΟΟμπι?150 μ m的稍厚点的成型体。
[0014]该成型体4、5通过低温烧结技术(银层7)(或扩散焊接或胶合)固定于半导体12的金属喷镀层8上。成型体不遍及单个半导体12的整个尺寸，但在一些实施例中，在上侧的低切部分延伸。
[0015]上侧接触面8所需要的成型体4、5是通过图案化金属箔3得到的，金属箔3通过结合层2 (图1)被承载箔I承载，以转移到单个的功率半导体、成排的功率半导体或者完整的晶片组件6的待烧结表面。
[0016]为此，上侧触点的要求位置和区域被转印至金属箔的结构。这是通过例如光刻和蚀刻或者通过激光切割(或者铣)和去除废料实现的(如图2所示)。
[0017]在一个优选实施例中，成型体4、5也可另外被氧化抑制层(例如图8、附图标记10，NiAu层系统)覆盖。
[0018]在该连接中，承载箔用于确保在结合过程中成型体的相互位置精确固定。
[0019]上侧触点现作为结合搭档在接触面的边界被易烧结银的结合层7覆盖(图3)。另一种方式是将烧结银布置在成型体4、5上。
[0020]当具有固定成型体的承载箔被布置在功率半导体上时，成型体4、5与承载箔I的结合确保了所有的预定位置被平行地覆盖。因此，对于多个功率半导体，通过成型体同样可确保合理且经济的安装。
[0021]成型体4、5的安装是在与承载箔I相结合的状态下进行的，例如通过上部工具借助例如真空承载着箔。半导体载体与上部工具的受控相机X-Y向的相对移动确保了承载箔和功率半导体排列或者和晶片合成物的高位置精度。在Z轴上的布置确保了半导体的预定上侧接触面上承载箔和所有成型体的安装(图4)。通过调节得到的位置例如可通过胶合几点承载箔固定至芯片表面。或者，成型体可通过与烧结层配合来确保结合。
[0022]在图4中，可以看出，隔着结合层7，半导体接触面和成型体的材料结合发生在成型体与结合层的接触之后。或者，结合层可以是用于搭配的流体焊接或扩散焊接的软焊料(基于Sn基、Pb基、Au基焊料)。然而，结合层也可以是用于搭配的低温烧结的主要含Ag的层。
[0023]如果功率半导体例如是二极管，那么单个二极管通常只载有一个成型体，该成型体通过在功率半导体的接触面的边界内精确定位地布置。
[0024]如果功率半导体是三极管，则半导体的上侧至少具有用于栅极和发射极的接触面，在一些情况下还有集电极的接触面(氮化镓半导体)，各电极至少与一个成型体接触。[0025]承载箔是耐高温的，并且能抵住焊接或烧结的工艺温度，所以可在成型体与接触面的材料结合之后被去除，而只是将成型体留在预定的位置(图5)。
[0026]承载箔具有临时固定的效力，可支撑成型体一段时间，至少到定位于半导体的接触面后。
[0027]若需要，例如可通过紫外线照射减小承载箔的固定效力，所以可进行分离处理，而不留下残余材料。在可选的实施例中，承载箔在成型体的区域中已具有开放区域(“窗口”)。这些窗口使得更容易满足不损坏表面的要求:这样，在窗口区域中可保持没有粘合剂残留，并且在窗口区域中可在成型体上直接进行可能需要的清洗(液体清洗或等离子体清洗)。最后，这些区域可通过结合技术被接触。另一种避免粘合剂残留的相比有效的方法为:成型体的结合表面的区域上的承载箔上的粘合剂部分消除。
[0028]优选实施例最适用于厚的铜布线结合(例如达到600 μ m直径)。之后，厚的铜接触布线中的电流从各成型体的表面流到基板表面的相应电势面。【专利附图】
【附图说明】
[0029]参照附图，根据下面优选实施例的说明，可看出本发明进一步的优点和特点，在附图中:
[0030]图1是具有固定层2的承载箔I的图，固定层2在金属箔3上；
[0031]图2是金属箔成为各个成型体4、5的结构；
[0032]图3是图2的元件待连接到晶片组件6上，金属喷镀层8上的烧结金属的结合层7已被涂覆在晶片组件6上；
[0033]图4是压力下的烧结步骤，若需要，还加热；
[0034]图5是去除承载箔I和固定层2的步骤；
[0035]图6是其上通过烧结固定有成型体的半导体元件的切割工艺的草图；
[0036]图7是具有成型体4的芯片12 ;
[0037]图8是图7的芯片另外具有氧化抑制层10。
【具体实施方式】
[0038]将功率半导体芯片通过上侧电势面连接到厚的布线或条片的方法的优点具体包括:在粘结过程中或者粘结前后都不存在半导体的薄金属喷镀层或结构损坏的风险，并且能改善电流分布。对于厚的铜布线结合(例如达到600 μ m直径的布线),现在，电流从成型体上布线的中央固定区域分布式流过成型体，流到基板表面的相应电势面。
[0039]在该连接中，对于图1?图8示意性说明的、将功率半导体芯片12通过上侧电势面连接到厚布线的方法，建议通过以下步骤执行该方法:提供与上侧电势面的形状相对应的金属成型体4、5 ;在上侧电势面或金属成型体4、5上涂覆结合层7 ;在厚布线结合到金属成型体4、5的非结合上侧之前，与电势面形成粘合的电连接。
[0040]尽管未图示，但优选的变形例为:对应芯片形状的另外的成型体设于功率半导体芯片12的下侧，并且通过结合层粘合地连接到功率半导体芯片12的下侧(与上侧的电势面相对)。
[0041]成型体4、5的材料例如是Cu (铜)、Ag (银)、Au (金)、Mo (钥)、A1 (铝)、W (钨)，或者是包括前述一种以上金属的合金。
[0042]对于将成型体4、5固定至上侧电势面的结合层，采用低温烧结技术、扩散焊接或者胶合到功率半导体芯片12上，另外还建议设有结合用烧结层的成型体4、5在涂覆烧结材料之前被银或镍金合金覆盖。另一种可选方式为:烧结材料例如涂覆在金属喷镀层8上，例如晶片组件6的上侧电势面上(图3)。
[0043]对于其上设有成型体4、5的材料，建议使用例如聚酰亚胺或聚酰胺的柔性有机承载箔I。可以设想用例如NOMEX箔等多种其它材料形成能抵抗结合的热负荷的电绝缘承载片，同样对于大面积也可使用，例如承载箔的晶片组件6。
[0044]承载片设有数目与电势面相对应的多个成型体4、5，在连接之前将承载片布置在晶片组件6的一个以上的功率半导体芯片12 (尤其是还未分开的)上。结合剂层2使成型体4、5保持于承载片上。结合之后，可从成型体4、5上扯下承载片，因而不会阻碍厚布线结合。还有一个可选实施例，其中，承载片具有用于厚布线结合的穿孔。这里，承载片将保留，至少作为边缘，必要时具有一些防护功能。
[0045]在一个可选实施例中，可分离的承载箔具有这样的区域，在该区域上，部分面上、或者甚至例如成型体上侧的中央区域的箔中的穿孔或开放区域(“窗口 ”)上，未设有粘合剂的固定层2。
[0046]这些窗口优选设于成型体的中央局部面上方，准备用于结合，这些窗口使得易于满足未损坏表面(尤其是没有粘合剂剩余物的表面区域)的要求，也易于满足后续的厚布线结合的要求。
[0047]因而，根据本发明的方法具有以下优点:
[0048]成型体实现了通过厚的铜布线和铜条片的上侧连接，同样也可与薄半导体元件连接。
[0049]成型体在厚的铜布线结合过程中保护半导体(通常只有约3?4μπι)的易损坏的
薄金属喷镀表面。
[0050]成型体确保在芯片表面的整个截面上电流密度分布的改进。
[0051]成型体在利用弹簧触点的摩擦接触过程中保护半导体的易损坏表面结构。这简化了生产线上非破坏性电学品质测试。
[0052]利用机械应力的对称,下侧层防止了凹陷效应(dishing effect)(半导体元件的形变)。
[0053]上侧和下侧承载箔形成导电面区域，能覆盖整个晶片，于是以经济且精密的方式实现所有接触面的平行接触。
【权利要求】
1.一种用于形成具有上侧电势面的功率半导体芯片(12)与厚布线或条片的连接的方法，其特征在于: 提供与所述上侧电势面的形状相对应的金属成型体(4、5)； 在所述上侧电势面或所述金属成型体(4、5)上涂覆结合层(7);以及 在厚布线结合到所述成型体(4、5)的非结合上侧之前，布置所述金属成型体(4、5)并且形成与所述电势面的粘合的电导通连接。
2.根据权利要求1所述的用于形成功率半导体芯片(12)的连接的方法，其特征在于，所提供的所述成型体(4、5)包括由Cu、Ag、Au、Mo、Al、W构成的组中的至少一种金属或它们的合金，所述合金包括前述组中的一种或多种金属。
3.根据上述权利要求中任一项所述的用于形成功率半导体芯片(12)的连接的方法，其特征在于，利用所述结合层(7)，成型体(4、5)和电势面通过烧结、扩散焊接或者胶合到所述功率半导体芯片(12)上的方式结合。
4.根据上述权利要求中任一项所述的用于形成功率半导体芯片(12)的连接的方法，其特征在于，提供所述成型体(4、5 )的步骤是在有机承载箔(I)上进行的。
5.根据上述权利要求中任一项所述的用于形成功率半导体芯片(12)的连接的方法，其特征在于，具有所述功率半导体芯片(12)下侧形状的另外的成型体设置成与所述功率半导体芯片(12)下侧的结合层粘性连接，所述下侧与所述上侧电势面相对。
6.根据上述权利要求中任一项所述的用于形成功率半导体芯片(12)的连接的方法，其特征在于，能够耐住所述结合的热负载的电绝缘材料用于所述承载箔(I)。
7.根据上述权利要求中任一项所述的用于形成功率半导体芯片(12)的连接的方法，其特征在于，在结合之前，具有与电势面的数目对应数目的多个成型体(4、5)的承载箔(I)的承载片被置于两个以上的未分开的功率半导体芯片(12)上。
8.根据上述权利要求中任一项所述的用于形成功率半导体芯片(12)的连接的方法，其特征在于，在结合所述成型体(4、5)之后，在将所述功率半导体芯片(12)分开之前去除所述承载片。
9.根据上述权利要求1?7中任一项所述的用于形成功率半导体芯片(12)的连接的方法，其特征在于，在待结合的所述成型体(4、5)的中央局部表面的上方,所述承载片未设有粘合剂。
【文档编号】H01L21/683GK103875067SQ201280050150
【公开日】2014年6月18日 申请日期:2012年9月10日 优先权日:2011年10月15日
【发明者】马丁·贝克尔, 罗纳德·艾西尔, 弗兰克·奥斯特瓦尔德, 加赛克·鲁兹基 申请人:丹佛斯硅动力股份有限公司