止裂阻挡层及其制造方法与流程

技术领域

本发明通常涉及半导体器件的制造，并且更具体地涉及通过分离半导体晶片来制造芯片以及具有止裂阻挡层（crack stop barrier）的半导体晶片。

背景技术：

通常在单个半导体晶片上制造几十或几百个集成电路。半导体晶片包括集成电路位于其中的芯片或管芯以及分离各个芯片的切缝或划线。通过沿切缝锯开晶片来将各个芯片切成块（dice）。然后，通常分离地或在多芯片模块中封装各个芯片。

技术实现要素：

根据本发明的实施例，公开了一种晶片。所述晶片包括多个芯片和多个切缝。所述多个切缝中的切缝将一个芯片与另一芯片分离。所述切缝包括止裂阻挡层。

根据本发明的一个实施例，公开了一种制造芯片的方法。所述方法包括：将芯片设计应用于晶片的芯片；以及将切缝设计应用于所述晶片的切缝。所述切缝设计包括止裂阻挡层。所述方法还包括：将所述晶片切成块以分离所述芯片。

以上相当宽泛地概述了本发明的实施例的特征和技术优势，使得可以更好地理解本发明的以下详细描述。在下文中将描述本发明的实施例的附加特征和优势，其形成了本发明的权利要求的主题。本领域技术人员应当理解，所公开的概念和具体实施例可以容易地用作用于修改或设计其他结构或工艺以实现本发明的相同目的的基础。本领域技术人员应当认识到，这种等效构造并不脱离如所附权利要求中限定的本发明的精神和范围。

附图说明

为了更完整地理解本发明及其优势，现在参照结合附图进行的以下描述，在附图中：

图1示出了晶片；

图2示出了传统切缝接合部（kerf junction）；

图3示出了切缝接合部的一个实施例的俯视图；

图4示出了切缝接合部的一个实施例的俯视图；

图5示出了切缝接合部的一个实施例的俯视图；

图6示出了切缝接合部的一个实施例的俯视图；

图7示出了切缝接合部的一个实施例的俯视图；以及

图8示出了止裂阻挡层的横截面视图。

具体实施方式

以下详细讨论当前优选实施例的形成和使用。然而，应当理解，本发明提供了可在许多种具体上下文中体现的许多适用的发明性概念。所讨论的具体实施例仅示意了形成和使用本发明的具体方式，而不限制本发明的范围。

将关于具体上下文（即，切缝中或半导体晶片上的止裂阻挡层）中的实施例来描述本发明。

图1示出了包括多个芯片或管芯200和多个切缝或划线300的晶片100。每个芯片200可以通过切缝或划线300而与其他芯片200分离。切缝300的交叉点可以形成切缝接合部400。

切缝300可以包括测试特征，诸如光学对准结构、工艺控制监控结构和/或可靠性控制监控结构。测试特征可以是具有比芯片长度短的结构的短特征或具有比芯片长度长的结构的长特征。长测试特征可以在一个切缝接合部400或多个切缝接合部400中延伸或延伸超过一个切缝接合部400或多个切缝接合部400。测试特征可以延伸超过若干个接合部400并且可以沿若干个芯片的长边或短边布置。

图2示出了传统晶片100的细节。示出了4个芯片210-213。芯片210-213由切缝310和311分离。切缝310和311形成切缝接合部410。每个芯片210-213可以包括相应芯片210-213内的内部区域214-217。内部区域214-217可以是集成电路区域。集成电路区域214-217被位于芯片210-213的外围区域218-221中的密封或止裂环围绕或包围。止裂环被假定为防止在通过锯开切缝来分离芯片210-213时裂缝或分层向芯片210-213的集成电路214-217传播。切缝接合部410可以是正方形或矩形。

图2示出了阴影区域510。阴影区域510示出了在分离芯片210-213时裂缝的传播。从图2可见，例如，外围区域218-221的止裂环可以防止裂缝沿着芯片210的长边225以及沿着芯片210的短边226向集成电路区域214-217传播或分层。然而，外围区域218-221的止裂环可能不能防止在芯片210的拐角227处裂缝的传播或分层。芯片210的拐角227可能更容易受到分层和裂缝的影响，这是由于拐角227比芯片210的长边225和/或短边226更多地暴露于分离力。在具体示例中，拐角227可以不仅从一个方向而且从两个方向暴露于分离力。

当拐角227不能防止裂缝的传播时，可能出现问题。裂缝可以进入芯片210-213的内部区域214-217，从而损坏集成电路区域214-217并导致器件故障。裂缝可以打乱导电线，从而使集成电路214-217不可操作。裂缝还可以允许湿气和其他污染物进入芯片210-213的集成电路区域214-217中，从而导致腐蚀和其他问题。

因此，本领域中所需的是一种防止在分离芯片210-213时裂缝传播至芯片210-213的集成电路区域214-217中的布置。

图3示出了晶片100的细节的一个实施例的俯视图。图3示出了4个芯片，即第一芯片230、第二芯片240、第三芯片250和第四芯片260。芯片230-260可以是存储芯片或逻辑芯片。例如，芯片230-260可以是DRAM芯片、非易失性存储芯片、微控制器芯片等。图3还示出了两个垂直划线320、330。这两个划线320、330形成切缝或划线接合部420。两个止裂阻挡层610、620被布置在划线接合部420中。止裂阻挡层610、620布置成与第一切缝320方向平行且与第二切缝330方向正交。止裂阻挡层610、620被布置在切缝接合部420的相对边上。止裂阻挡层610、620可以阻止裂缝沿第二切缝330方向的传播。止裂阻挡层610、620可能不阻止裂缝沿第一切缝320方向的传播。

第一止裂阻挡层610被布置在第一芯片230与第二芯片240之间，而第二止裂阻挡层620被布置在第三芯片250与第四芯片260之间。第一止裂阻挡层610可以与第一芯片230的长边231和第二芯片240的长边241成一直线，并且第二止裂阻挡层620与第三芯片250的长边251和第四芯片260的长边261成一直线。第一止裂阻挡层610是第一芯片230和第二芯片240的拐角233、243的延伸。第二止裂阻挡层620是第三芯片250和第四芯片260的拐角253、263的延伸。第一止裂阻挡层610与第一芯片230的短边232和第二芯片240的短边242正交，并且第二止裂阻挡层620与第三芯片250的短边252和第四芯片260的短边262正交。在一个实施例中，止裂阻挡层610、620可以布置成与芯片230-260的短边232-262成一直线且与芯片230-260的长边231-251正交。

在一个实施例中，止裂阻挡层610、620可以与位于第一切缝320或第二切缝330中且沿着第一切缝320或第二切缝330的特征270成一直线或平行。特征270可以是测试特征，诸如光学对准结构、工艺控制监控（pcm）结构和/或可靠性控制监控（rcm）结构。如果特征270位于第一切缝320中并沿着第一切缝320，则止裂阻挡层610、620可以与第一切缝320成一直线。如果特征270位于第二切缝320中并沿着第二切缝320，则止裂阻挡层610、620可以与第二切缝330成一直线。在一个实施例中，止裂阻挡层610、620可以仅与切缝320、330成一直线布置，所述切缝320、330包括比一个芯片的长度长的特征270或与接合部420交叉的特征270。

止裂阻挡层610可以物理连接至芯片230、240的止裂阻挡层235、245，并且止裂阻挡层620可以物理连接至芯片250、260的止裂阻挡层255、265。在一个实施例中，止裂阻挡层610、620可以阻止第二切缝330的整个宽度。

止裂阻挡层610、620可以是连续线。备选地，止裂阻挡层610、620可以是交错离散线或者锯齿形线。止裂阻挡层610、620可以是锯齿或z字形线。止裂阻挡层610、620可以由固体材料制成。固体材料可以是导电或半导电材料，诸如金属、硅或多晶硅，或者备选地可以是电介质材料，诸如二氧化硅或高k电介质。

止裂阻挡层610、620可以是单条阻挡线或多条阻挡线。例如，止裂阻挡层610、620均可以是两条阻挡线。止裂阻挡层610可以与止裂阻挡层620具有相同数目的阻挡线。备选地，止裂阻挡层610可以与止裂阻挡层620具有不同数目的阻挡线。例如，止裂阻挡层610可以包括单条阻挡线，而止裂阻挡层620可以包括双阻挡线。

止裂阻挡层610、620可以包括大约3 μm至大约12 μm的宽度。止裂阻挡层610、620的止裂阻挡线可以包括大约0.5 μm至大约4 μm的宽度。止裂阻挡线可以包括大约1 μm至大约3 μm的宽度。

图4示出了止裂阻挡层610、620的另一实施例的俯视图。止裂阻挡层610、620可以仅阻止第二切缝330的整个宽度的部分。止裂阻挡层610可以不物理连接至芯片230、240的止裂阻挡层235、245，并可以被布置为与芯片230、240的止裂阻挡层235、245有距离或间隙。例如，芯片230、240的止裂阻挡层235、245与止裂阻挡层610之间的距离可以是大约1 μm至大约3 μm。备选地，间隙可以是大约1.5 μm至大约2 μm。止裂阻挡层620可以放置成同芯片250、260的止裂阻挡层255、265的距离与止裂阻挡层610同止裂阻挡层235、245的距离相同或相似。备选地，止裂阻挡层620可以放置成同芯片250、260的止裂阻挡层255、265的距离与止裂阻挡层610同止裂阻挡层235、245的距离不同。

图5示出了止裂阻挡层610、620的另一实施例的俯视图。止裂阻挡层610、620至少部分地位于切缝接合部420内。止裂阻挡层610、620可以位于切缝接合部420的正方形或矩形的外围区域处。止裂阻挡层610、620可以位于第一切缝320和第二切缝330中。

止裂阻挡层610可以放置成同第一芯片230的边缘233相距第一距离d₁并且同第一芯片240的边缘243相距第二距离d₂。距离d₁和距离d₂可以相同或可以不同。例如，距离d₁可以是大约2 μm至大约5 μm。止裂阻挡层620可以放置成同第三芯片250的边缘253相距第三距离d₃并且同第四芯片260的边缘263相距第四距离d₄。距离d₃和距离d₄可以相同或可以不同。距离d₁和距离d₃可以相同或可以不同，并且距离d₂和距离d₄可以相同或可以不同。所有距离d₁-d₄可以相同或不同。

与切缝330的宽度相比，止裂阻挡层610、620的长度可以更短、同样大或更大。止裂阻挡层610、620的长度可以相同或可以不同。

图6示出了止裂阻挡层610-640的一个实施例的俯视图。止裂阻挡层610-640是沿着切缝接合部420的周边布置的。止裂阻挡层610可以物理连接至芯片230、240的止裂阻挡层235、245，并且止裂阻挡层620可以物理连接至芯片250、260的止裂阻挡层255、265。止裂阻挡层630可以物理连接至芯片230、250的止裂阻挡层236、256，并且止裂阻挡层640可以物理连接至芯片240、260的止裂阻挡层246、266。在一个实施例中，止裂阻挡层610-640可以阻止切缝320、330的整个宽度。

在另一实施例中，止裂阻挡层610-640可以仅阻止切缝320、330的整个宽度的部分。止裂阻挡层610-640可以不物理连接至芯片230-260的止裂阻挡层235-266，并可以被布置为与芯片230-260的止裂阻挡层235-266有距离或间隙。在一个实施例中，止裂阻挡层610-640中的一些可以物理连接至芯片230-260的止裂阻挡层235-265，并且止裂阻挡层610-640中的一些可以不物理连接至芯片230-260的止裂阻挡层235-265。

图7示出了止裂阻挡层610-640的一个实施例的俯视图。止裂阻挡层610-640至少部分地位于切缝接合部420内。止裂阻挡层610-640可以位于切缝接合部420的正方形或矩形的外围区域处。止裂阻挡层610-640可以位于第一切缝320和第二切缝330中。止裂阻挡层610、620可以与第一切缝320方向平行布置，并且止裂阻挡层630、640可以与第一切缝320方向正交布置。止裂阻挡层630、640可以与第二切缝330方向平行布置，并且止裂阻挡层610、620可以与第二切缝330方向正交布置。与以上关于图5的讨论类似，止裂阻挡层610-640同芯片230-260的边缘233-263的距离可以相同或不同。

在图7的具体示例中，阻挡层610-620的长度比切缝330的宽度长，并且阻挡层630、640的长度比切缝320的宽度短。在一个实施例中，止裂阻挡层610-640的长度所有均可以比切缝320、330的宽度短。在一个实施例中，止裂阻挡层610、620的长度相同，并且止裂阻挡层630、640的长度相同。在另一实施例中，（止裂阻挡层610-640的长度相对于切缝320、330的宽度的）比值相同，但止裂阻挡层610-640的长度不同。在又一实施例中，与切缝320、330的宽度相比，止裂阻挡层610-640的长度可以更短、同样大或更大。

止裂阻挡层610-640可以包括与关于图3针对止裂阻挡层所描述的相同的材料、设计、宽度和距离。

图8示出了切缝或划线300中的止裂阻挡层600的一个实施例的横截面视图。止裂阻挡层600可以由若干个隔离层650-660制成。每个隔离层可以包括隔离材料和止裂材料或固体材料。例如，隔离材料可以是二氧化硅或低k电介质。止裂材料可以是导电材料诸如金属（例如铝（Al）、铜（Co）、钨（W））或多晶硅。备选地，止裂材料可以是电介质材料，诸如二氧化硅、氮化硅或高k电介质。

图8示出了衬底640。衬底640可以包括单晶硅、砷化镓（GaAs）、锗（Ge）、绝缘体上硅（SOI）或者任何其他衬底材料。衬底640是晶片并可以包括切缝区域。

第一隔离层650是通过已知方法在衬底640上形成的。第一隔离层650被图案化以形成接触孔或沟槽。接触孔或沟槽可以填充有固体材料以形成接头或插头651。

第二隔离层652被沉积并图案化以形成用于沉积固体材料线653的沟槽。第二隔离层652的固体材料线653延伸进出页面的平面。第三隔离层654被形成和图案化以创建通孔或沟槽，该通孔或沟槽然后填充有固体材料以形成插头或接头655。第四隔离层656被沉积和图案化以形成用于沉积固体材料线657的沟槽。第四隔离层656的固体材料线657延伸进出页面的平面。插头或接头655将第四隔离层656的固体材料线657与第二隔离层652的固体材料线653物理连接。

有利地，多级隔离层650-658可以被沉积以形成止裂阻挡层600。止裂阻挡层600可以通过交替形成具有固体材料线653-657的隔离层652-656和具有包括固体材料的插头、接头或沟槽651-659的隔离层650-656来创建。止裂阻挡层600可以被钝化层660钝化。

图8示出了将固体材料线653物理连接至固体材料线657的仅一行插头或接头655。在一个实施例中，两个或更多平行行的插头或接头655可以被形成为将固体材料线653物理连接至固体材料线657（未示出）。在一个实施例中，止裂阻挡层600可以是双阻挡线。在一个实施例中，双阻挡线止裂阻挡层600的每条阻挡线可以包括与单线止裂阻挡层相同的材料、宽度和设计。在另一实施例中，止裂阻挡层600的双阻挡线中的每条线可以包括不同的材料、宽度和/或设计。备选地，止裂阻挡层600可以是单阻挡线或多阻挡线。

止裂阻挡层600可以包括金字塔型结构，其中固体材料线653-657的宽度在顶层级中比在底层级中更小。例如，第一固体材料线653可以包括第一厚度，并且第二固体材料线657可以包括第二厚度。与第一厚度相比，第二厚度相同或更小。止裂阻挡层600可以包括立方体型结构，其中固体材料线653-657的宽度在所有层中相同。

止裂阻挡层600形成在晶片上。半导体晶片640可以包括切缝区域300和芯片或管芯区域200。可以通过后端（BEOL, back end of line）制造工艺对芯片区域200应用或处理芯片设计。可以通过BEOL制造工艺对切缝区域300应用或处理切缝设计。芯片设计和切缝设计可以是两种不同创建的设计。

芯片设计可以包括止裂阻挡层，并且切缝设计可以包括止裂阻挡层。根据芯片设计而处理的芯片可以包括沿着芯片的外缘的止裂阻挡层。芯片的止裂阻挡层可以形成绕着集成电路的环。止裂阻挡层可以密封芯片，从而保护芯片免于裂缝和潮湿。

切缝设计可以在切缝300中、在切缝接合部400中或在切缝接合部400附近包括止裂阻挡层。在一个实施例中，止裂阻挡层可以布置成与第一切缝方向正交且与第二切缝方向平行。在一个实施例中，止裂阻挡层可以布置成与第一切缝方向正交且与第二切缝方向正交。止裂阻挡层可以沿切缝接合部的相对边布置。止裂阻挡层可以沿切缝接合部400的周边布置。止裂阻挡层可以以在切缝接合部400的周边内的一段距离布置，或者可以以在切缝接合部400的周边外的一段距离布置。

尽管已详细描述了本发明及其优势，但是应当理解，在不脱离如由所附权利要求限定的本发明的精神和范围的情况下，可以对本发明进行各种改变、替换和变更。例如，以上讨论的许多特征和功能可以在具有下电极、电介质和上电极的电容器制造工艺中实现。作为另一示例，本领域技术人员将容易理解：可以将新型工艺步骤应用于具有彼此相邻的两个导电层的任何结构，并且在保持处于本发明的范围内的情况下可以改变这些工艺步骤。

此外，本申请的范围并不意图限于说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的具体实施例。如本领域普通技术人员将从本发明的公开中容易理解的那样，根据本发明，可以利用与这里描述的对应实施例执行实质上相同的功能或实现实质上相同的结构的、当前存在或稍后开发的工艺、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求意图在其范围内包括这些工艺、机器、制造、物质组成、装置、方法或步骤。