一种剥离嵌入式闪存的逻辑及SRAM区中浮栅结构的方法与流程

本发明涉及集成电路技术领域，特别涉及一种剥离嵌入式闪存的逻辑及SRAM区中浮栅结构的方法。

背景技术：

受益于消费电子产品的旺盛需求，闪存越来越成为存储器家族中的最主要力量，嵌入式闪存的市场规模更是高速扩张。为不断提高竞争力，开发出高速、大容量，高可靠性以及低功耗、低成本的闪存产品一直以来是各大半导体厂商追求的目标。因此，同等技术指标下降低产品成本更具吸引力。

总所周知，浮栅是闪存，也是嵌入式闪存的特征，处于二氧化硅的包围之中不与任何部分相连。通常情况下，浮栅不带电荷，闪存处于不导通状态；当改变外接电压，使大量电子从源极流向漏极，形成大电流，产生大量热电子，由于电子的密度大，部分电子就到达了衬底与浮栅之间的二氧化硅层，这时如果闪存的选择栅同时外加高电压，在电场作用下，这些电子又通过二氧化硅层到达浮栅，并在浮栅上形成电子团。浮栅上的电子团即使在掉电的情况下，仍然会存留在浮栅上，所以信息能够长期保存。

现有嵌入式闪存设计中仅存储区-cell有浮栅，除此以外的逻辑区以及SRAM区则不需要。制程上需要在保留cell区浮栅的同时，将逻辑区以及SRAM区的浮栅单独剥离。实际上，需要剥离的不仅是浮栅，还包括包围浮栅的二氧化硅，整体上我们称之为浮栅结构，具体包括：下层的牺牲氧化层，浮栅，以及上层的介电层。

为实现上述要求，现有技术使用单独的介电浮栅剥离掩膜版专门来实现剥离逻辑区以及SRAM区浮栅结构。从版图设计上来看，介电浮栅剥离掩膜版将逻辑区以及SRAM区掩蔽，同时打开cell区，制程上剥离浮栅结构过程中，逻辑区以及SRAM区将被光刻胶全覆盖，而cell区无光刻胶覆盖。

为提高竞争力，需要降低制造成本。同等技术指标下，如果可以减少掩膜版层数，同时又能减少光刻次数，是降低产品成本直接有效的方法。因此需要开发一种利用现有掩膜版替代介电浮栅剥离掩膜版实现剥离嵌入式闪存的逻辑以及SRAM区的浮栅结构的方法，通过减少掩膜版数量和制程中光刻的次数实现进一步降低成本的最终目的。

技术实现要素：

本发明所要解决的技术问题是利用现有掩膜版替代介电浮栅剥离掩膜版实现剥离逻辑区以及SRAM区浮栅结构，通过减少掩膜版数量和制程中的光刻次数实现进一步降低成本的最终目的。

为解决上述技术问题，本发明提出了一种剥离嵌入式闪存中逻辑及SRAM区的浮栅结构的方法，所述浮栅结构位于被氧化物填满的浅沟道隔离STI之间的有源区内，自下而上包括牺牲氧化层，多晶构成的浮栅以及介电层，其特征在于，硅片在CRS光刻刻蚀后，淀积介电层，随后由N阱和P阱离子注入掩膜版替代介电浮栅剥离掩膜版，将位于所述逻辑及SRAM区的浮栅结构分别在N阱和P阱离子光刻注入时剥离，同时保留cell区的浮栅结构；

可选的，其步骤如下：

步骤01：CRS-cell recess光刻、刻蚀并去胶；

步骤02：调节硅片STI氧化物高度；

步骤03：淀积介电层；

步骤04：光刻N阱；

步骤05：剥离N阱区内浮栅结构，N阱注入，去胶；

步骤06：光刻P阱；

步骤07：剥离P阱区内浮栅结构，P阱注入，去胶；

步骤08：硅片栅氧化；

优选的，所述浮栅结构由牺牲氧化层厚度150A，多晶浮栅700A，ONO复合膜的介电膜50～150A构成；

优选的，步骤01中CRS光刻仅打开cell区的STI，刻蚀cell区内STI氧化物至其高度高于硅平面；

优选的，CRS刻蚀由干法刻蚀和湿法腐蚀分步完成；

优选的，步骤02中通过湿法腐蚀氧化物，在整个硅片上进行STI氧化物高度调节，实现cell区内STI氧化物高度与硅片的硅平面持平，逻辑及SRAM区内STI氧化物高度降低至靠近需求值；

优选的，步骤04或步骤06中，光刻N阱和P阱所用光刻胶厚度为14500A～16500A；

优选的，步骤05或步骤07中，剥离浮栅结构时保留部分牺牲氧化层作为N阱或P阱注入的保护层，并在注入完成后去除；

优选的，所述保留部分牺牲氧化层的厚度为60A；

优选的，剥离N阱区或P阱区内浮栅结构的次序依次为：刻蚀去除介电层，刻蚀去除多晶浮栅，刻蚀牺牲氧化层并保留注入所需厚度，注入，去除剩余牺牲氧化层，最后去胶。

图1为本发明开始实施前的硅片截面示意图。区域A为逻辑以及SRAM区，区域B为cell区。图中：101为衬底硅片，102为牺牲氧化层，103为多晶构成的浮栅，104为STI氧化物。本发明需要剥离出现在区域A的浮栅结构，其中介电层还没有完成淀积。

现有技术中，使用单独的介电浮栅剥离掩膜版专门用来实现剥离逻辑以及SRAM区浮栅结构。具体剥离逻辑以及SRAM区浮栅结构以及后续的N/P阱形成流程，如图2所示：a)使用CRS掩膜版光刻曝光，显影后将逻辑区以及SRAM区掩蔽，同时打开cell区的STI部分，即：逻辑区以及SRAM区被光刻胶覆盖保护，而cell区内STI顶部无光刻胶覆盖，然后CRS刻蚀或腐蚀cell区STI内填充的氧化物，使STI氧化物的高度与硅片的硅平面持平，然后去胶；b)淀积介电层，此时浮栅结构完全形成，自下而上分别是：牺牲氧化层，多晶浮栅和介电层；c)使用介电浮栅剥离掩膜版光刻并刻蚀：显影后将逻辑区以及SRAM区打开，同时掩蔽cell区，即：逻辑区以及SRAM区无光刻胶覆盖，而cell区被光刻胶覆盖，其目的是在后续的浮栅结构剥离过程中，保护cell区内的浮栅结构不受损坏，介电层刻蚀分3步：首先，刻蚀去除介电层，接着，刻蚀STI的氧化物，使STI内氧化物的高度下降至靠近产品的需求值，随后刻蚀去除多晶浮栅，此时有源区露出牺牲氧化层，STI内氧化物的高度由于产品的需求突出并高于有源区界面，最后去胶；d)整片腐蚀，调整逻辑以及SRAM区的剩余牺牲氧化层厚度，使其作为注入保护层，此时虽然cell区没有光刻胶保护，由于其顶层是ONO，氧化层腐蚀不会损坏其浮栅结构，然后光刻N阱并注入，去胶并去除作为N阱离子注入保护层的剩余牺牲氧化层；e)光刻P阱并注入，去胶并去除作为P阱离子注入保护层的剩余牺牲氧化层。由于N阱和P阱光刻掩膜版互为反版，所以上述步骤后硅片上逻辑区以及SRAM区的浮栅结构被完全剥离，而cell区的浮栅结构得以保留，同时STI内氧化物最终达到对应产品的需求值。

现有技术中剥离逻辑及SRAM区浮栅结构以及后续的N/P阱形成的工艺截面图如图3a～l所示。

图3a中，硅片301，牺牲氧化层302，多晶浮栅303，STI氧化物为304，STI将硅片分割成若干个有源区。使用CRS掩膜版305光刻曝光，显影后逻辑以及SRAM区-L区被掩蔽，打开cell区-C区的STI部分，即：L区全部被光刻胶覆盖保护，C区内仅STI无光刻胶覆盖。

然后，如图3b所示，CRS刻蚀或腐蚀C区STI氧化物，使STI内氧化物的高度与硅片的硅平面持平，并去胶。此时L区内STI高度不变，而C区的STI高度降低。

如图3c所示，整片硅片淀积介电层306。此时浮栅结构形成，自下而上分别是：牺牲氧化层302，多晶浮栅303和介电层306。

随后，通过介电浮栅剥离掩膜版光刻显影后(图中没有显示)，C区被光刻胶全部掩蔽，L区打开，其目的是在后续的L区浮栅结构剥离过程中，保护C区内的浮栅结构不受损坏。图3d仅显示了L区截面图。介电层306覆盖整个L区。

剥离浮栅结构的刻蚀分3步。

首先，刻蚀去除介电层,其结果如图3e所示，此时L区表面为多晶浮栅303以及STI氧化物304；

接着，刻蚀STI氧化物，按不同的产品的最终STI高度需求值将STI内氧化物的高度下调至需求值附近304’，如图3f所示。

随后,刻蚀去除多晶浮栅303，此时有源区露出牺牲氧化层302，且STI氧化物304’平面高于硅片表面，最后去胶(图中没有显示)，如图3g所示。此时L区表面全被氧化物所覆盖，有源区上为牺牲氧化层，STI部分则为突出硅平面外的STI氧化物。而C区表面仍被介电层覆盖，而介电层不参与氧化层腐蚀，那里浮栅结构保留完整。

调整L区牺牲氧化层的厚度，如图3h所示。整片腐蚀氧化物，将剩余的牺牲氧化层302’，作为注入保护层，同时进一步较少STI氧化物304’的高度。此时虽然C区没有光刻胶保护，由于其顶层是不参与氧化层腐蚀的介电层，氧化层腐蚀不会损坏其浮栅结构。

接着，光刻N阱307并注入，如图3i。

然后去除作为N阱离子注入保护层的剩余牺牲氧化层302’，此时暴露在N阱窗口的STI氧化物也会因为腐蚀降低至304″，如图3j所示。

去胶后，继续光刻P阱308并注入，然后在去除作为P阱离子注入保护层的剩余牺牲氧化层302’后去胶。此时暴露在P阱窗口的STI氧化物也会因为腐蚀降低，最终STI氧化物的高度降至产品需求值304″′，如图3k～3l所示。至此完成逻辑及SRAM区中浮栅结构的剥离以及N/P阱的形成。

与现有技术不同，本发明利用现有的P阱/N阱的离子注入层替代单独的介电浮栅剥离层，实现逻辑以及SRAM区中浮栅结构的剥离同时形成N/P阱，节省一张光刻掩膜版，减少一次光刻工艺，达到降低成本的目的。本发明涉及的浮栅结构，其中STI氧化物和牺牲氧化层均为二氧化硅，浮栅由多晶构成，介电层为ONO复合膜。本发明的制程流程图如图4所示：

a)使用CRS掩膜版光刻曝光，显影后将逻辑区以及SRAM区掩蔽，同时打开cell区，即：逻辑以及SRAM区被光刻胶覆盖保护，而cell区则无光刻胶覆盖；然后降低cell区STI氧化物的高度，并去胶。进一步的优化方案为：将CRS先刻蚀再腐蚀，与同时调整干、湿法工艺时间相结合。其优点在于，一方面使STI沿侧壁的氧化物去除干净没有残留，另一方面，实现灵活调整,将STI氧化物高度提前降低，并与后续工艺步骤相结合满足不同产品对于STI最终高度的需求。

b)调节硅片STI高度：整片腐蚀硅片，进一步降低STI氧化物高度：实现cell区内STI氧化物高度与硅片的硅平面持平，逻辑及SRAM区内STI氧化物高度降低至产品需求值的附近。使用湿法腐蚀的优点在于：腐蚀速率可调且精准易控；利用腐蚀的各项同性的特性去除STI侧壁的氧化物残留；避免刻蚀引入的plasma损伤。

c)淀积介电层-ONO，此时浮栅结构形成，自下而上分别是：牺牲氧化层，多晶浮栅和介电层。

我们集中注意力到逻辑及SRAM区内。

d)N阱光刻，使用N阱离子注入掩膜版进行光刻显影。由于本发明中N阱和P阱的光刻胶不仅需要阻挡离子注入，还需要抵抗浮栅结构剥离所引入的刻蚀和腐蚀工艺，所以进一步的优化方案为将N阱和P阱的光刻胶厚度从常规的14500+/-100A提高至14500～16500A.

e)剥离N阱区域的浮栅结构。首先，刻蚀去除介电层ONO；接着，刻蚀多晶浮栅，此时STI氧化物高出硅平面，且STI之间的有源区露出牺牲氧化层；随后，湿法腐蚀牺牲氧化层，调整其厚度至60A，满足作为注入保护膜的要求，然后N阱注入并湿法腐蚀剩余牺牲氧化层，同时进一步降低STI氧化物的突起高度，使STI氧化物高度降低至产品需求值，最后去胶，完成N阱注入的同时实现逻辑及SRAM区内N阱区域的浮栅结构的剥离。由于介电层不仅淀积多晶浮栅上，还淀积到STI氧化物表面，因此介电层ONO的刻蚀需要提高对氧化物的刻蚀选择比，减少介电层ONO的刻蚀工艺对STI氧化物的损耗，避免N阱和P阱交界处出现高度差异。

f)P阱光刻，使用P阱离子注入掩膜版进行光刻显影。提高P阱的光刻胶厚度从常规的14500+/-100A提高至14500～16500A。

g)同上步骤e。实现完成P阱注入的同时，将逻辑及SRAM区内P阱区域的浮栅结构的剥离。

由于cell区整体都淀积有介电层ONO，且在N阱和P阱光刻该区域始终被光刻胶完全覆盖，且上述d～g的步骤不会对cell区的浮栅结构有任何损伤。

综上所述，本发明提出一种剥离嵌入式闪存中逻辑及SRAM区的浮栅结构的方法，利用逻辑及SRAM区P阱/N阱的离子注入掩膜版替代单独的介电浮栅剥离掩膜版，实现保留cell区浮栅结构的同时，剥离逻辑区以及SRAM区的浮栅结构，实现减少掩膜版层数，同时又减少光刻次数，达到降低成本的最终目的。

附图说明

图1是本发明开始实施前的硅片截面示意图。

图2是现有技术剥离逻辑及SRAM区浮栅结构的制程流程图。

图3a～l是现有技术剥离逻辑及SRAM区浮栅结构的工艺截面示意图。

图4是本发明剥离逻辑及SRAM区浮栅结构的制程流程图。

图5是本发明剥离逻辑及SRAM区浮栅结构的工艺截面示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次，本发明利用示意图进行详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。

下面结合说明书附图对本发明的实施例进一步说明。

本实施例涉及的逻辑及SRAM区中浮栅结构，具体为牺牲氧化层厚度150A，多晶浮栅700A，介电层为ONO复合膜，厚度150A。本实施例的闪存器件其STI高度的需求值为350A。本发明方法实施前STI氧化物高度为牺牲氧化层以上700A。

现按工艺截面图具体描述本发明方法如下。

图5a中，硅片501，牺牲氧化层502，多晶浮栅503，STI 504中填满氧化物并将硅片分割成若干个有源区。使用CRS掩膜版505光刻曝光，显影后逻辑区以及SRAM区-L区被掩蔽，打开cell区-C区的STI部分，即：L区全部被光刻胶覆盖保护，C区内STI无光刻胶覆盖。

然后，如图5b所示，CRS DRY ETCH-CRS干法刻蚀，C区STI的填充氧化物250A，使STI内氧化物的高度降为504c。

如图5c所示，继续CRS WET ETCH-CRS湿法腐蚀氧化物200A，STI内氧化物的高度进一步降为504c′。使用干法与湿法组合去除氧化物，一方面使STI沿侧壁的氧化物去除干净没有残留，另一方面，能够灵活调整，将STI高度提前降低，并与后续工艺步骤相结合满足不同产品对于STI最终高度的需求。

去胶，如图5d所示，STI的氧化层高度在L区内保持不变，而在C区降低。

接着，调节硅片STI氧化层高度。如图5e所示。整片腐蚀硅片blank wetetch，进一步降低STI高度：实现cell区内STI氧化物504c″的高度与硅片的牺牲氧化层502的平面基本持平，同时逻辑及SRAM区内STI氧化物高度504’降低至产品需求值附近。使用湿法腐蚀的优点在于：腐蚀速率可调且精准易控；利用腐蚀的各项同性的特性去除STI侧壁的氧化物残留；避免干法刻蚀引入的plasma损伤。

需要注意的是，本发明在原有技术的基础上，将步骤CRS WET ETCH在cell区的STI的蚀刻量由原来的～450A调整至200A，再在CRS光刻胶去除之后，增加一道Blank WET ETCH-湿法腐蚀250A，将上一步减少的蚀刻量增补回来。此时由于逻辑及SRAM区同cell区一同处于全部打开的状态，其STI氧化物会一起被腐蚀掉250A。这步Blank WET ETCH完成之后，cell区STI高度与原有工艺保持一致(下降250+200+250＝700A)，而逻辑与SRAM区的STI也可以有效降低250A。这对于其他对逻辑与SRAM区的STI高度有更低的要求的产品，只需调整CRS WET ETCH与Blank WET ETCH的蚀刻量即可满足要求，本发明提供了灵活变动的机会。

如图5f所示,整片硅片淀积介电层ONO 506，本实施例中ONO厚度为150A，此时浮栅结构形成，自下而上分别是：牺牲氧化层，多晶浮栅和介电层。

以下，我们集中注意力到逻辑及SRAM区内。

随后，光刻N阱507，如图5g。因为本发明中N阱和P阱的光刻胶不仅需要阻挡离子注入，还需要抵抗浮栅结构剥离所引入的刻蚀和腐蚀工艺，所以本实施例中将N阱和P阱的光刻胶厚度从常规的14500+/-100A提高至16500A。

剥离浮栅结构的刻蚀分3步。

首先，刻蚀去除介电层506，如图5h所示。为降低对STI氧化物的刻蚀消耗，避免N阱和P阱交界处出现高度差异，本实施例调高了ONO刻蚀对氧化物的选择比，是刻蚀ONO时造成的氧化物损失小于100A。

随后,刻蚀去除多晶浮栅503，直至有源区露出牺牲氧化层，STI氧化物504′平面突出，高于硅片表面。此时有源区上为牺牲氧化层，STI氧化物高于有源区350～450A。湿法腐蚀牺牲氧化层，调整其厚度至60A-502′，满足作为注入保护膜的要求，如图5i所示。

然后N阱注入，然后湿法腐蚀剩余牺牲氧化层，同时进一步降低STI氧化物504″的突起高度，使STI氧化物高度降低至产品需求值，最后去胶，完成N阱注入的同时实现逻辑及SRAM区内N阱区域的浮栅结构的剥离，如图5j所示。

重复上述步骤，完成逻辑及SRAM区内P阱区域浮栅结构的剥离，如图5k～5n所示。首先，光刻P阱，提高光刻胶厚度至16500A。接着分3步剥离逻辑及SRAM区内P阱区域的浮栅结构。接着，刻蚀去除介电层506。随后,刻蚀去除多晶浮栅503。湿法腐蚀牺牲氧化层，调整其厚度至60A作为注入保护膜的要求。然后P阱注入，湿法腐蚀剩余牺牲氧化层，同时进一步降低STI氧化物突起的高度至504″′，最后去胶，完成P阱注入的同时实现逻辑及SRAM区内N阱区域的浮栅结构的剥离，且实现STI氧化物高度满足产品需求值，。

如图5o所示，为使用本发明方法利用现有N/P阱光刻掩膜版替代单独的介电浮栅剥离掩膜版，实现保留cell区浮栅结构的同时，逻辑区以及SRAM区的浮栅结构剥离，同时形成N/P阱的截面图。

上述描述仅是对本发明实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。