监控基区宽度的测试结构的制作方法

本发明涉及半导体制造领域，特别是指一种用于SiGe HBT器件中的监控基区宽度的测试结构。

背景技术：

对于SiGe HBT(HBT：Heterojunction Bipolar Transistor，异质结双极型晶体管)器件，采用P型多晶硅抬高外基区，发射极和外基区之间采用内侧墙的自对准器件结构，如图1所示，可以同时降低基极电阻和基极-集电极电容，这样的锗硅HBT器件可以得到大于300GHz的最高震荡频率fmax，其性能可以和III-V器件相当，被广泛用于光通信和毫米波应用。

SiGe HBT器件采用较小能带宽度的掺有杂质硼的锗硅碳合金为基极，由于发射极和基极有能带差，可以在保证同样的直流电流放大倍数HFE时采用较高的基区掺杂，从而得到较高的fmax。

较小的外基区电阻，包括侧墙下的连接(Link)电阻，是提升fmax的最重要的参数，link电阻是由SiGe外延成长时掺杂的硼的浓度和厚度决定的，较高的浓度和厚度可以降低link电阻；然而HBT是垂直器件，内基区的厚度，就是图1的pinch区，它是高掺杂的发射区的N型掺杂(通常为砷)扩散到基区形成的，为了较高的截止频率f_T，要求Link区浓度和宽度较低；为了Link和pinch的折中平衡，发射极杂质需要部分扩散到基区中。

由于HBT垂直器件的杂质分布特别是基区的杂质分布对直流和射频特性有很大影响，在研发过程中一般用二次离子质谱(SIMS)来表征，如图2所示；但SIMS方法周期长，费用高，如果有一个在线的测试结构来监控，则可以加快研发进度，并在后续的量产过程中持续测量工艺稳定性。

技术实现要素：

本发明所要解决的技术问题是提供一种监控基区宽度的测试结构，以直观地对SiGe HBT的主要工艺过程进行监控。

为解决上述问题，本发明所述的监控基区宽度的测试结构，用于监控SiGe HBT的工艺过程的基区电阻，所述的测试结构为X、Y方向均沿中心轴对称的结构，包含一个位于测试结构中间区域的哑铃型的图形；在哑铃图形的两端包含有发射极窗口，发射极窗口中间为发射极多晶硅窗口，窗口的中心为接触孔；定义哑铃图形轴向为X方向，垂直于X方向为Y方向；哑铃图形的两端的发射极窗口之间的X方向长度定义为L，哑铃图形手柄区的Y方向宽度定义为W；

在哑铃图形的外围，是由多层逐级嵌套的矩形构成，其中，位于最外圈的是基区多晶硅层，其他向内依次为发射极多晶硅层、发射极层、发射极多晶硅层、发射极多晶硅层。

进一步地，所述哑铃图形两端包含的发射极窗口，其Y方向上的宽度与哑铃图形手柄区的宽度保持一致，同为W。

进一步地，所述哑铃图形两端在X方向上的宽度与哑铃图形手柄区的宽度保持一致，同为W。

进一步地，所述哑铃图形两端包含的发射极窗口的宽度与哑铃图形手柄区的宽度保持一致，能保证电流在宽度方向上均匀。

进一步地，监控基区电阻的阻值，首先测量哑铃图形两端的接触孔之间的电阻R_test，然后通过如下的公式进行计算：

本发明所述的监控基区宽度的测试结构，提供了一种在锗硅自对准器件结构并采用选择性外延的工艺中，在芯片级电测试(WAT)阶段有效监控SiGe基区电阻的测试结构；由它测量的电阻主要由锗硅外延工艺决定，同时与多晶硅发射极掺杂及激活器件的热开销有关，这一测试结构可直观地对锗硅HBT的主要工艺过程进行监控，在第一时间发现并解决问题。

附图说明

图1是SiGe HBT器件的剖面图。

图2是对SiGe HBT垂直器件进行二次离子质谱(SIMS)分析的曲线。

图3是本发明监控基区宽度的测试结构。

图4是沿图3长度L方向剖切的示意图。

图5是沿图3宽度W方向剖切的示意图。

附图标记说明

1是基区多晶硅，2、4、5、8是发射极多晶硅，3、7是发射极窗口，6是哑铃图形区，9是接触孔。

具体实施方式

本发明所述的监控基区宽度的测试结构，用于监控SiGe HBT的工艺过程的基区电阻，如图3所示，所述的测试结构为X、Y方向均沿中心轴对称的结构，包含一个位于测试结构中间区域的哑铃型的图形；在哑铃图形的两端包含有发射极窗口7，发射极窗口7中间为发射极多晶硅窗口8，发射极多晶硅窗口8的中心为接触孔9；定义哑铃图形轴向为X方向，垂直于X方向为Y方向；哑铃图形的两端的发射极窗口7之间的X方向长度定义为L，哑铃图形手柄区的Y方向宽度定义为W。

在哑铃图形的外围，是由多层逐级嵌套的矩形构成，其中，位于最外圈的是基区多晶硅层1，其他向内依次为发射极多晶硅层2、发射极层3、发射极多晶硅层4、发射极多晶硅层5。

所述哑铃图形两端包含的发射极窗口，其Y方向上的宽度与哑铃图形手柄区的宽度保持一致，同为W，能保证电流在宽度方向上均匀。所述哑铃图形两端在X方向上的宽度与哑铃图形手柄区的宽度保持一致，同为W。

监控基区电阻的阻值，首先测量哑铃图形两端的接触孔9之间的实际的电阻R_test，然后通过如下的公式进行计算：

图4为所述测试结构的X方向其中一端的截面，8和9之间用接触孔引出；主要工艺流程包括：在N型外延上生长有源区，有源区由STI隔离；生长发射极薄膜(氧化层+重掺杂多晶硅+氧化层+氮化层)，光刻及刻蚀形成发射极窗口；SiGe选择性外延生长；发射极多晶硅生长、光刻及刻蚀；基区多晶硅光刻及刻蚀。

图5为此测试结构的Y方向一端的截面，其中4和5之间的多晶硅发射极是断开的，这是因为尽管锗硅层是选择性外延成长的，只在有源区有外延成长，但在浅沟槽区，可能也有部分锗硅生长，这里开个槽可以把发射极多晶硅和锗硅外延散可能生长的锗硅层一起刻蚀掉，从而保证了测试结构是和其它区域断开的。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。