超级结的制造方法与流程

本发明涉及一种半导体集成电路制造方法，特别是涉及一种超级结的制造方法。

背景技术：

超级结是由一系列交替排列的n型薄层和p型薄层组成，应用于vdmos中时，是通过在vdmos的漂移区内制作一定深度分布、导电类型与漂移区相反的柱状区域(pillar)，形成电荷耦合(chargecoupling)效果，在耗尽区全部耗尽的情况下，耗尽区电场均匀分布。与常规vdmos相比，具有超级结的vdmos能具有更高的漂移区掺杂和更低的导通电阻。

pillar的制作方式主要有多次外延加多次离子注入形成，以及刻蚀深沟槽再填充掺杂的单晶硅形成两种方式。由于前者工艺成本高，先大多数倾向后者。

为了实现漂移区和pillar的电荷耦合，两者的电荷要完美匹配。但深沟槽的形貌通常是倒梯形，以便于外延填充，而外延的漂移区和pillar都是均匀掺杂，造成很难在pillar的所有区域都与漂移区电荷匹配，器件的击穿电压很低。

如图1a所示，是现有方法形成的超级结中漂移区未完全耗尽是的仿真图；图1a所对应的超级结中，漂移区薄层101和柱状薄层102不能实现完全的电荷匹配，其中柱状薄层102采用了较低的掺杂浓度，最后使得柱状薄层102能完全耗尽，但是漂移区薄层101不能完全耗尽，具体表现为图1a中虚线圈103所示区域中具有未完全耗尽的漂移区薄层101的杂质电荷。

如图1b所示，是现有方法形成的超级结中pillar未完全耗尽是的仿真图；图1b所对应的超级结中，漂移区薄层101和柱状薄层102也不能实现完全的电荷匹配，其中柱状薄层102采用了较高的掺杂浓度即比图1a的柱状薄层102的掺杂浓度高，最后使得漂移区薄层101能完全耗尽，但是柱状薄层102不能完全耗尽，具体表现为图1b中虚线圈104所示区域中具有未完全耗尽的柱状薄层102的杂质电荷。

由图1a和图1b所示可知，漂移区即漂移区薄层101或pillar即柱状薄层102的未全耗尽造成器件的低击穿电压。

倒梯形的pillar形貌以及pillar顶部的器件沟道掺杂决定了越靠近表面需要越多的漂移区掺杂，实现全部pillar及其对应的漂移区全耗尽。

技术实现要素：

本发明所要解决的技术问题是提供一种超级结的制造方法，能采用沟槽填充形成柱状薄层，能实现对倒梯形沟槽所带来的电荷失配进行补偿，提高器件的击穿电压，降低导通电阻。

为解决上述技术问题，本发明提供一种超级结的制造方法包括如下步骤：

步骤一、提供具有第一导电类型均匀掺杂的第一外延层，采用光刻刻蚀工艺在所述第一外延层中形成超级结的沟槽，所述沟槽呈上宽下窄侧面倾斜的倒梯形结构，各所述沟槽之间的所述第一外延层组成漂移区薄层。

步骤二、采用多晶硅填充所述沟槽形成第二导电类型掺杂的柱状薄层，多晶硅填充包括如下分步骤：

步骤21、生长具有第一掺杂浓度的第一多晶硅层，所述第一多晶硅层形成于所述沟槽的底部表面和侧面且未将所述沟槽完全填充。

步骤22、生长第二多晶硅层将所述沟槽完全填充，所述第二多晶硅层为不掺杂结构或掺杂浓度低于所述第一掺杂浓度的结构；由所述第一多晶硅层和所述第二多晶硅层叠加形成柱状薄层。

步骤23、进行热退火处理，热退火后所述柱状薄层形成各深度的横向杂质分布均匀以及从顶部到底部纵向杂质浓度逐渐增加的杂质分布结构，通过该杂质分布结构弥补所述沟槽的倒梯形结构形成的所述柱状薄层和所述漂移区薄层之间的电荷失配，提高器件的击穿电压并降低器件的导通电阻。

进一步的改进是，所述第一掺杂浓度为所述漂移区薄层的掺杂浓度的3倍～5倍，所述第一多晶硅层的厚度为所述沟槽的平均口径的1/5～1/3。

进一步的改进是，所述第二多晶硅层的掺杂浓度为所述漂移区薄层的掺杂浓度的0～1/3。

进一步的改进是，所述沟槽的上下口径差值增加时，增加所述第一掺杂浓度，减少所述第二多晶硅层的掺杂浓度。

进一步的改进是，步骤23的热退火采用炉管退火。

进一步的改进是，所述热退火的温度为900℃～1250℃，时间不少于30分钟。

进一步的改进是，所述第一多晶硅层的生长工艺以及所述第二多晶硅层的生长工艺采用化学气相淀积工艺或外延工艺生长。

进一步的改进是，所述超级结用于形成n型超级结器件，所述第一导电类型为n型，第二导电类型为p型，所述漂移区薄层为n型薄层，所述柱状薄层为p型薄层，所述漂移区薄层的掺杂杂质为磷或砷，所述柱状薄层的掺杂杂质为硼。

进一步的改进是，所述超级结用于形成p型超级结器件，所述第一导电类型为p型，第二导电类型为n型，所述漂移区薄层为p型薄层，所述柱状薄层为n型薄层，所述漂移区薄层的掺杂杂质为硼，所述柱状薄层的掺杂杂质为磷。

首先、本发明在沟槽刻蚀后，采用多晶硅代替单晶硅填充沟槽形成柱状薄层，既能够提高填充效率，又能够具有比单晶硅有更大的杂质扩散，所以能使柱状薄层获得横向均匀的杂质分布。

其次、在沟槽填充中，先填入较高浓度的一薄层多晶硅即第一多晶硅层，形成一层较高掺杂的柱状薄层的内侧壁。再以较低掺杂或不掺杂的多晶硅即第二多晶硅层填满沟槽。经过热处理如炉管热处理，较高掺杂的多晶硅中的杂质向低掺杂的多晶硅横向扩散，最终形成横向均匀的杂质掺杂。

另外，由于沟槽的倒梯形结构使柱状薄层的各纵向位置处的宽度不一样，宽的区域的再分布即热处理扩散后杂质体浓度低，而窄的区域的再分步后杂质浓度高，根据柱状薄层跟随沟槽呈倒梯形可知，杂质再分别后会使柱状薄层里的多晶硅由上而下杂质浓度线性递增的趋势，这正是高压、低导通电阻所需要的，原因是柱状薄层里的多晶硅由上而下杂质浓度线性递增的趋势能弥补沟槽的倒梯形结构形成的柱状薄层和漂移区薄层之间的电荷失配，从而能提高器件的击穿电压，也能使超级结采用更高的掺杂浓度，从而还能降低器件的导通电阻。

其中，沟槽的倒梯形结构形成的柱状薄层和漂移区薄层之间的电荷失配是指，柱状薄层的顶部宽底部窄、漂移区薄层的顶部窄底部宽，在柱状薄层和漂移区薄层都具有均匀掺杂浓度的条件下，宽度越宽则对于位置处的掺杂总量越多，故倒梯形的沟槽会使得在超级结的顶部区域柱状薄层的掺杂总量大于漂移区薄层的掺杂总量，而在超结结的底部区域则具有柱状薄层的掺杂总量小于漂移区薄层的掺杂总量的特征，而理想的电荷匹配是柱状薄层和漂移区薄层之间各位置处的掺杂总量相等，所以倒梯形的沟槽会造成柱状薄层和漂移区薄层之间的电荷失配。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1a是现有方法形成的超级结中漂移区未完全耗尽是的仿真图；

图1b是现有方法形成的超级结中pillar未完全耗尽是的仿真图；

图2是本发明实施例方法的流程图；

图3是本发明实施例方法步骤二时的器件结构示意图；

图4a是本发明实施例方法形成的超级结器件仿真图；

图4b是图4a中器件的柱状薄层的纵向杂质分布仿真曲线；

图4c是图4a中器件的柱状薄层的横向杂质分布仿真曲线；

图5是本发明实施例方法和现有方法形成的超级结的侧壁结面仿真比较图；

图6a是现有方法形成的超级结的碰撞电离仿真图；

图6b是本发明实施例方法形成的超级结的碰撞电离仿真图；

图7是采用现有方法和本发明实施例方法的形成的超级结的vdmos器件的源漏电流和击穿电压的比较图。

具体实施方式

如图2所示，是本发明实施例方法的流程图；图3是本发明实施例方法步骤二时的器件结构示意图；本发明实施例超级结的制造方法包括如下步骤：

步骤一、提供具有第一导电类型均匀掺杂的第一外延层101，采用光刻刻蚀工艺在所述第一外延层101中形成超级结的沟槽103，所述沟槽103呈上宽下窄侧面倾斜的倒梯形结构，各所述沟槽103之间的所述第一外延层101组成漂移区薄层101。

步骤二、采用多晶硅填充所述沟槽103形成第二导电类型掺杂的柱状薄层102，多晶硅填充包括如下分步骤：

步骤21、生长具有第一掺杂浓度的第一多晶硅层102a，所述第一多晶硅层102a形成于所述沟槽103的底部表面和侧面且未将所述沟槽103完全填充。

步骤22、生长第二多晶硅层102b将所述沟槽103完全填充，所述第二多晶硅层102b为不掺杂结构或掺杂浓度低于所述第一掺杂浓度的结构；由所述第一多晶硅层102a和所述第二多晶硅层102b叠加形成柱状薄层102。

步骤23、进行热退火处理，热退火后所述柱状薄层102形成各深度的横向杂质分布均匀以及从顶部到底部纵向杂质浓度逐渐增加的杂质分布结构，通过该杂质分布结构弥补所述沟槽103的倒梯形结构形成的所述柱状薄层102和所述漂移区薄层101之间的电荷失配，提高器件的击穿电压并降低器件的导通电阻。

较佳为，步骤21中，所述第一掺杂浓度为所述漂移区薄层101的掺杂浓度的3倍～5倍，所述第一多晶硅层102a的厚度为所述沟槽103的平均口径的1/5～1/3。步骤22中，所述第二多晶硅层102b的掺杂浓度为所述漂移区薄层101的掺杂浓度的0～1/3。所述沟槽103的上下口径差值增加时，增加所述第一掺杂浓度，减少所述第二多晶硅层102b的掺杂浓度。

步骤23的热退火采用炉管退火。所述热退火的温度为900℃～1250℃，时间不少于30分钟。

所述第一多晶硅层102a的生长工艺以及所述第二多晶硅层102b的生长工艺采用化学气相淀积工艺或外延工艺生长。

本发明实施例方法中，所述超级结用于形成n型超级结器件，所述第一导电类型为n型，第二导电类型为p型，所述漂移区薄层101为n型薄层，所述柱状薄层102为p型薄层，所述漂移区薄层101的掺杂杂质为磷或砷，所述柱状薄层102的掺杂杂质为硼。在其它实施例方法中也能为：所述超级结用于形成p型超级结器件，所述第一导电类型为p型，第二导电类型为n型，所述漂移区薄层101为p型薄层，所述柱状薄层102为n型薄层，所述漂移区薄层101的掺杂杂质为硼，所述柱状薄层102的掺杂杂质为磷。

本发明实施例方法中，在沟槽103刻蚀后，采用多晶硅代替单晶硅填充沟槽103形成柱状薄层102，既能够提高填充效率，又能够具有比单晶硅有更大的杂质扩散，所以能使柱状薄层102获得横向均匀的杂质分布。

在沟槽103填充中，先填入较高浓度的一薄层多晶硅即第一多晶硅层102a，形成一层较高掺杂的柱状薄层102的内侧壁。再以较低掺杂或不掺杂的多晶硅即第二多晶硅层102b填满沟槽103。经过热处理如炉管热处理，较高掺杂的多晶硅中的杂质向低掺杂的多晶硅横向扩散，最终形成横向均匀的杂质掺杂。

另外，由于沟槽103的倒梯形结构使柱状薄层102的各纵向位置处的宽度不一样，宽的区域的再分布即热处理扩散后杂质体浓度低，而窄的区域的再分步后杂质浓度高，根据柱状薄层102跟随沟槽103呈倒梯形可知，杂质再分别后会使柱状薄层102里的多晶硅由上而下杂质浓度线性递增的趋势，这正是高压、低导通电阻所需要的，原因是柱状薄层102里的多晶硅由上而下杂质浓度线性递增的趋势能弥补沟槽103的倒梯形结构形成的柱状薄层102和漂移区薄层101之间的电荷失配，从而能提高器件的击穿电压，也能使超级结采用更高的掺杂浓度，从而还能降低器件的导通电阻。

如图4a所示，是本发明实施例方法形成的超级结器件仿真图；图4b是图4a中器件的柱状薄层的纵向杂质分布仿真曲线，具体为图4b中的曲线301是沿图4a中的标记201对应的垂直线的杂质分布仿真曲线；图4c是图4a中器件的柱状薄层的横向杂质分布仿真曲线，具体为图4c中的曲线302是沿图4a中的标记202对应的水平线的杂质分布仿真曲线。图4a对应的超级结中柱状薄层102为p型掺杂且掺杂杂质为硼(boron)，图4b和图4c中的纵坐标都为硼的体浓度的对数坐标，从曲线301可以看出柱状薄层102的杂质浓度呈由上而下线性递增的趋势，这和现有技术中柱状薄层102的杂质浓度在纵向上均匀分布的曲线不同。从曲线302可以看出柱状薄层102具有横向均匀的掺杂浓度。

如图5所示，是本发明实施例方法和现有方法形成的超级结的侧壁结面仿真比较图；本发明实施例方法中所述漂移区薄层101为n型薄层，所述柱状薄层102为p型薄层，故在所述柱状薄层102和所述漂移区薄层101会形成pn结。图5中标记104对应的虚线所示的面为现有方法形成的所述柱状薄层102和所述漂移区薄层101的pn结的侧壁结面，标记105对应的虚线所示的面为本发明实施例方法形成的所述柱状薄层102和所述漂移区薄层101的pn结的侧壁结面，比较标记105和104的侧壁结面可知，标记105对应的侧壁结面会更加陡，原因为本发明实施例中所述柱状薄层102的底部掺杂浓度更高，故能对所述漂移区薄层101形成更多的耗尽，故本发明实施例方法中沟槽103底部的侧壁结会展的更宽；而标记104对应的侧壁结面和沟槽103的侧面形状如侧面倾角一致，故相对于现有方法，本发明实施例方法能够抵消倒梯形的沟槽103对电荷匹配的影响，这有利于增加器件的击穿电压，同时由于掺杂浓度增加，也由利于减少器件的导通电阻。

如图6a所示，是现有方法形成的超级结的碰撞电离仿真图；从图6a可以看出，其中虚线圈401对应的颜色较深的区域为碰撞电离最强的区域，器件的击穿位置即位于虚线圈401所对应的区域，该区域位于表面，故现有方法形成的超级结器件的击穿发生于表面。

如图6b所示，是本发明实施例方法形成的超级结的碰撞电离仿真图；从图6a可以看出，其中虚线圈402对应的颜色较深的区域为碰撞电离最强的区域，器件的击穿位置即位于虚线圈402所对应的区域，该区域位于体内，故本发明实施例方法形成的超级结器件的击穿发生在体内。击穿发生于体内，会十分有利用eas，eas为单脉冲雪崩击穿能量，提高eas后，器件的性能更佳。

本发明实施例方法能够同时提高器件的击穿电压和导通电阻，现以具体数据并做成曲线图来说明，如图7所示，是采用现有方法和本发明实施例方法的形成的超级结的vdmos器件的源漏电流即id和击穿电压即bv的比较图，纵坐标为源漏电流的线性坐标，横坐标为击穿电压。

标记403对应的点为采用现有方法形成的超级结的vdmos器件的源漏电流和击穿电压的值，所述漂移区薄层101为n型薄层，所述柱状薄层102为p型薄层，其中所述漂移区薄层101对应的所述第一外延层101的电阻率为4欧姆·厘米，所述柱状薄层102为外延形成的均匀掺杂的单晶硅。

标记404对应的点为采用本发明实施例方法形成的超级结的vdmos器件的源漏电流和击穿电压的值，所述第一外延层101的电阻率为3.5欧姆·厘米，所述柱状薄层102的所述第一多晶硅层102a的杂质体浓度为1e16厘米^-3，所述第二多晶硅层102b的杂质体浓度为2e15厘米^-3。

标记405对应的点为采用本发明实施例方法形成的超级结的vdmos器件的源漏电流和击穿电压的值，所述第一外延层101的电阻率为3.5欧姆·厘米，所述柱状薄层102的所述第一多晶硅层102a的杂质体浓度为1e16厘米^-3，所述第二多晶硅层102b的杂质体浓度为3.5e15厘米^-3。

标记406对应的点为采用本发明实施例方法形成的超级结的vdmos器件的源漏电流和击穿电压的值，所述第一外延层101的电阻率为3欧姆·厘米，所述柱状薄层102的所述第一多晶硅层102a的杂质体浓度为1.8e16厘米^-3，所述第二多晶硅层102b的杂质体浓度为2e15厘米^-3。

标记407对应的点为采用本发明实施例方法形成的超级结的vdmos器件的源漏电流和击穿电压的值，所述第一外延层101的电阻率为3欧姆·厘米，所述柱状薄层102的所述第一多晶硅层102a的杂质体浓度为2.2e16厘米^-3，所述第二多晶硅层102b未掺杂。

由图7可以看出，本发明实施例方法形成的器件的击穿电压得到提升，且源漏电流增加，故导通电阻降低。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。