制造包括支撑图案的半导体器件的方法与流程

本发明构思涉及制造半导体器件的方法。

背景技术：

高度地按比例缩小且高度地集成的半导体器件能通过形成具有精细宽度并彼此隔开精细节距的图案而被实现。半导体器件的精细图案能使用例如双重图案化技术(dpt)和应用双重图案化两次的四重图案化技术(qpt)而形成。能同时形成各种各样的精细图案的技术可以用来实现具有各种各样的图案的半导体器件。

技术实现要素：

本发明构思的方面提供了制造包括支撑部分的半导体器件的方法，该支撑部分限制以精细节距形成的虚设栅极图案的可能的倾斜。

根据本发明构思的方面，提供了一种制造半导体器件的方法，该方法包括：在衬底上顺序地形成栅极层和型芯层；在型芯层上形成第一光致抗蚀剂；通过使用第一光致抗蚀剂作为第一掩模至少部分地去除型芯层而形成在第一方向上延伸的型芯图案；形成间隔物图案，间隔物图案包括位于型芯图案中包括的第一型芯一侧的第一型芯间隔物以及位于第一型芯另一侧的第二型芯间隔物；在去除型芯图案之后，在间隔物图案上形成牺牲层；在牺牲层上形成包括桥图案的第二光致抗蚀剂，桥图案重叠第一型芯间隔物的部分和第二型芯间隔物的部分并在交叉第一方向的第二方向上延伸；以及通过使用间隔物图案以及第二光致抗蚀剂作为第二掩模至少部分地去除栅极层而形成栅极图案。

根据本发明构思的另外的方面，提供了一种制造半导体器件的方法，该方法包括：在衬底上顺序地形成栅极层和型芯层；在型芯层上形成第一光致抗蚀剂；通过使用第一光致抗蚀剂作为第一掩模至少部分地去除型芯层而形成在第一方向上延伸的型芯图案；形成在型芯图案中包括的第一型芯一侧的第一型芯间隔物以及在第一型芯另一侧的第二型芯间隔物；在去除型芯图案之后，在第一型芯间隔物和第二型芯间隔物上形成牺牲层；在牺牲层上形成包括第一支撑图案的第二光致抗蚀剂，第一支撑图案重叠第一型芯间隔物的部分并且不重叠第二型芯间隔物；以及通过使用第一型芯间隔物和第二型芯间隔物以及第二光致抗蚀剂作为第二掩模至少部分地去除栅极层而形成栅极图案。

根据本发明构思的另外的方面，提供了一种制造半导体器件的方法，该方法包括：在衬底上形成栅极层；在栅极层上形成间隔物图案，间隔物图案包括在第一方向上延伸的多个单独间隔物；在间隔物图案上形成牺牲层；在间隔物图案的所述多个单独间隔物中的至少一个以及牺牲层上形成光致抗蚀剂，光致抗蚀剂在交叉第一方向的第二方向上具有第一宽度，第一宽度大于所述多个单独间隔物中的所述至少一个在第二方向上的第二宽度；通过使用间隔物图案和光致抗蚀剂作为掩模至少部分地去除栅极层而形成栅极图案。

然而，本发明构思的方面不限于这里所阐述的方面。通过参照下面给出的本发明构思的详细描述，本发明构思的以上和另外的方面对本发明构思所属领域普通技术人员将变得更加明显。

附图说明

这些和/或另外的方面将由以下结合附图的对实施方式的描述变得明显和更容易理解，附图中：

图1是根据本发明构思的实施方式的半导体器件的透视图；

图2a和2b是沿图1的线a-a截取的剖视图；

图3是根据本发明构思的实施方式的半导体器件的透视图；

图4至13是示出根据本发明构思的实施方式的制造半导体器件的方法的视图；

图14是根据本发明构思的实施方式的半导体器件的布局图；

图15显示了沿图14的线b'-b'和c-c截取的剖视图；

图16是根据本发明构思的实施方式的半导体器件的透视图；

图17至22是示出根据本发明构思的实施方式的制造半导体器件的方法的视图；

图23是根据本发明构思的实施方式的半导体器件的布局图；以及

图24显示了沿图23的线d'-d'和e-e截取的剖视图。

具体实施方式

在下文中，将参照图1至24描述根据实施方式的半导体器件和制造半导体器件的方法。

图1是根据本发明构思的实施方式的半导体器件的透视图。图2a和2b是沿图1的线a-a截取的剖视图。

在图中，彼此交叉(例如垂直)的x、y和z可以分别被称为第二方向、第一方向和第三方向。参照图1和2a，根据本发明构思的实施方式的半导体器件可以包括栅极图案(gp1、gp2和gbp)以及硬掩模图案hmp。栅极图案(gp1、gp2和gbp)可以包括第一栅电极gp1、第二栅电极gp2和桥图案gbp。

硬掩模图案hmp可以设置在栅极图案(gp1、gp2和gbp)上。具体地，硬掩模图案hmp可以是但不限于多晶硅、氧化物层(例如sio2)和/或氮化物层(例如si3n4)。硬掩模图案hmp可以用作用于蚀刻栅极图案(gp1、gp2和gbp)的掩模。为了描述的容易，硬模图案hmp未在图2a和2b中示出。

栅极图案(gp1、gp2和gbp)可以包括导电材料。在一些实施方式中，栅极图案(gp1、gp2和gbp)可以包括具有高电导率的金属。在一些实施方式中，栅极图案(gp1、gp2和gbp)可以由诸如多晶硅的非金属制成。此外，栅极图案(gp1、gp2和gbp)可以是但不限于金属电极和/或硅电极的叠层。金属电极可以包括例如tin，硅电极可以包括例如非晶硅。

第一栅电极gp1和第二栅电极gp2的每个可以在第一方向y上延伸。第一栅电极gp1和第二栅电极gp2可以彼此分开。具体地，第一栅电极gp1和第二栅电极gp2可以以第一节距p1形成。在一些实施方式中，第一栅电极gp1和第二栅电极gp2的每个的上表面的宽度w11可以小于第一栅电极gp1和第二栅电极gp2的每个的下表面的宽度w12。

在图中，第一栅电极gp1和第二栅电极gp2的每个的剖面是锥形的，即从顶部朝底部变得更宽。然而，第一栅电极gp1和第二栅电极gp2的每个的剖面的形状不限于锥形形状。在一些实施方式中，第一栅电极gp1和第二栅电极gp2的每个的剖面可以是四边形。在一些实施方式中，第一栅电极gp1和第二栅电极gp2的每个的剖面可以被倒角。就是说，第一栅电极gp1和第二栅电极gp2的每个的拐角可以被圆化。

桥图案gbp可以包括第一凸出部分gbp_p1、第二凸出部分gbp_p2和桥部分gbp_b。桥图案gbp可以在交叉第一方向y的第二方向x上延伸。这里，桥图案gbp可以相对于第一栅电极gp1或第二栅电极gp2以第一角度θ1设置。第一角度θ1可以是直角或锐角。

桥部分gbp_b可以设置在第一栅电极gp1与第二栅电极gp2之间以连接第一栅电极gp1和第二栅电极gp2。桥部分gbp_b的上表面可以位于但不限于与第一栅电极gp1和第二栅电极gp2的每个的上表面相同的平面中。

第一凸出部分gbp_p1可以从第一栅电极gp1的侧壁向外凸出。第二凸出部gbp_p2可以从第二栅电极gp2的侧壁向外凸出。第一凸出部分gbp_p1和第二凸出部分gbp_p2可以但不限于相对于桥部分gbp_b彼此对称。然而，第一凸出部分gbp_p1和第二凸出部分gbp_p2未必相对于桥部分gbp_b彼此对称。如稍后将参照另外的图所述，第一凸出部分gbp_p1和第二凸出部分gbp_p2也能具有不同的尺寸。就是说，桥图案gbp能具有不对称的形状。

在图中，第一凸出部分gbp_p1和第二凸出部分gbp_p2的每个的剖面是锥形的，即从顶部朝底部变得更宽。然而，第一凸出部分gbp_p1和第二凸出部分gbp_p2的每个的剖面的形状不限于锥形形状。在一些实施方式中，桥图案gbp的剖面可以是四边形或者被倒角。

参照图2b，桥部分gbp'可以包括第一凸出部分gbp'_p1'、第二凸出部分gbp'_p2'和桥部分gbp'_b'，并且在一些实施方式中，桥部分gbp'_b'的上表面的一部分可以低于第一栅电极gp1和第二栅电极gp2的每个的上表面。在一些实施方式中，桥部分gbp'_b'在第一方向y上所测得的宽度w13可以不同于第一栅电极gp1和第二栅电极gp2的每个在第二方向x上所测得的宽度w12。桥部分gbp'_b'的剖面可以是弯曲的，但是桥部分gbp'_b'的剖面的形状不限于此形状。

桥图案gbp、gbp'可以与第一栅电极gp1和第二栅电极gp2一体地形成，并且可以包括与第一栅电极gp1和第二栅电极gp2相同的材料。桥图案gbp、gbp'以及第一栅电极gp1和第二栅电极gp2可以形成在衬底100上。

图3是根据本发明构思的实施方式的半导体器件的透视图。为了描述的容易，以下描述将主要集中在与图1至2b的差异上。

参照图3，桥图案gbp可以相对于第一栅电极gp1或第二栅电极gp2以第二角度θ2设置。这里，第二角度θ2可以是钝角并且大于以上参照图1描述的第一角度θ1。

第二角度θ2可以通过但不限于桥图案gbp的掩模图案(例如图8中的桥掩模图案320)的未对准而形成。

在一些实施方式中，第一凸出部分gbp_p1和第二凸出部分gbp_p2可以相对于桥部分gbp_b彼此对称。然而，第一凸出部分gbp_p1和第二凸出部分gbp_p2未必相对于桥部分gbp_b彼此对称。第一凸出部分gbp_p1和第二凸出部分gbp_p2也能具有不同的尺寸。就是说，桥图案gbp能具有不对称的形状。

图4至13是示出根据本发明构思的实施方式的制造半导体器件的方法的视图。

参照图4，栅极层110和型芯(mandrel)层130可以在衬底100上顺序地形成。这里，当一层被称为“在”另一层“上”时，它能直接在所述另一层上，或者可以存在居间层。相比之下，当一层被称为“直接在”另一层“上”时，没有居间层存在。

例如，第一硬掩模层115、掩模层120和第二硬掩模层125可以在栅极层110与型芯层130之间形成。然而，能额外地使用另外的掩模层和/或硬掩模层。

衬底100可以包括第一区域i和第二区域ii。衬底100可以是体硅衬底或绝缘体上硅(soi)衬底。另外，衬底100可以是但不限于硅衬底或由诸如硅锗、绝缘体上硅锗(sgoi)、铟锑化物、铅碲化物、铟砷化物、铟磷化物、镓砷化物和/或镓锑化物的另外的材料制成的衬底。

栅极层110可以在衬底100上形成。栅极层110的至少部分可以被去除以形成上述栅极图案(gp1、gp2和gbp)。栅极层110可以包括具有高电导率的金属。然而，形成栅极层110的材料不限于金属，栅极层110也能由诸如例如多晶硅的非金属制成。

第一硬掩模层115可以在栅极层110上形成。第一硬掩模层115可以是但不限于多晶硅、氧化物层(例如sio2)和/或氮化物层(例如si3n4)。稍后可以使用第一硬掩模层115来形成用于形成栅极图案(gp1、gp2和gbp)的硬掩模图案hmp。

掩模层120和第二硬掩模层125可以在第一硬掩模层115上形成。掩模层120和第二硬掩模层125可以具有相似的蚀刻选择性。掩模层120可以包括与栅极层110的材料相似的材料，第二硬掩模层125可以包括与第一硬掩模层115的材料相似的材料。掩模层120和第二硬掩模层125可以用作用于形成栅极掩模图案的掩模。

掩模层120和第二硬掩模层125可以用作用于应用四重图案化技术(qpt)的牺牲层，但本发明构思的技术精神不限于此。

型芯层130可以在第二硬掩模层125上形成。如将在此所述，可以使用型芯图案的侧壁上的间隔物作为蚀刻掩模对型芯层130需要精细鳍节距的区域执行多重图案化。在比以上区域需要更精细的鳍节距的区域中，间隔物可以在紧接着地前面的图案化工艺的所得结构的侧壁上形成，并且图案化可以使用该间隔物作为蚀刻掩模被再次执行。

型芯层130可以在第二硬掩模层125上形成。型芯层130可以包括与栅极层110的材料相似的材料。型芯层130可以包括具有与第二硬掩模层125的材料不同的蚀刻选择性的材料。

牺牲膜140可以在型芯层130上形成。具体地，牺牲膜140可以包括非晶碳块、旋涂硬掩模(spin-on-hardmask)(soh)和/或旋涂玻璃(spin-on-glass)(sog)。

第一光致抗蚀剂310可以在牺牲膜140上形成。第一光致抗蚀剂310可以仅在衬底100的第一区域i上形成。第一光致抗蚀剂310中包括的图案可以形成为具有第二节距p2并沿第一方向y延伸。第一光致抗蚀剂310可以用作用于蚀刻牺牲膜140和/或型芯层130的蚀刻掩模。

参照图5，型芯图案132可以通过使用第一光致抗蚀剂310作为掩模蚀刻牺牲膜140和型芯层130而形成。如同第一光致抗蚀剂310，型芯图案132可以仅在衬底100的第一区域i上形成。如同第一光致抗蚀剂310，型芯图案132可以形成为包括具有第二节距p2并沿第一方向y延伸的单独型芯。

参照图6，间隔物层210l可以共形地形成为覆盖型芯图案132和第二硬掩模层125。间隔物层210l可以通过例如原子层沉积(ald)而形成。间隔物层210l可以覆盖诸如例如第一型芯132a的单独型芯。此外，间隔物层210l可以包括但不限于氮化物层和/或氮氧化物层。

参照图7，衬底100上形成的间隔物层210l可以被部分地去除。通过此工艺，第二硬掩模层125的上表面可以被部分地暴露。在蚀刻工艺之后，间隔物图案210可以被形成。间隔物图案210可以包括位于型芯图案132中包括的第一型芯132a(见图6)一侧的第一型芯间隔物210e以及位于第一型芯132a(见图6)另一侧的第二型芯间隔物210f。就是说，间隔物图案210可以设置在型芯图案132的单独型芯的两个侧壁上。

然而，本发明构思不限于此。虽然未在图中具体地示出，但是第一型芯132a的两个侧壁上形成的第一型芯间隔物210e和第二型芯间隔物210f中的一个可以被去除，从而仅在第一型芯132a的一个侧壁上留下型芯间隔物。

间隔物图案210可以用作用于蚀刻掩模层120和第二硬掩模层125的掩模。因此，间隔物图案210的宽度d11可以根据将要通过蚀刻掩模层120所获得的掩模图案的宽度而变化。

此外，在一些实施方式中，间隔物图案210的各型芯间隔物之间的第三节距p3和第四节距p4可以相等(p3＝p4)或不同(p3≠p4)。

图8是示出根据本发明构思的实施方式的制造半导体器件的方法的操作的布局图。图9显示了沿图8的线b-b和c-c截取的剖视图。

参照图8和9，牺牲层145可以被形成以覆盖间隔物图案210和第二硬掩模层125，并且第二光致抗蚀剂(320和325)可以在牺牲层145上形成。

第二光致抗蚀剂(320和325)可以包括桥掩模图案320和栅极掩模图案325，桥掩模图案320在第一区域i上形成并重叠间隔物图案210中包括的多个型芯间隔物中的一些，栅极掩模图案325在第二区域ii上形成。

桥掩模图案320可以重叠间隔物图案210中包括的多个型芯间隔物。具体地，桥掩模图案320可以重叠第一型芯间隔物210e的部分和第二型芯间隔物210f的部分。例如，桥掩模图案320可以重叠多个型芯间隔物210e至210h。在一些实施方式中，桥掩模图案320可以不重叠间隔物图案210的型芯间隔物的全部(例如可以不重叠型芯间隔物210a、210b、210c和210d)。

桥掩模图案320可以在交叉第一方向y的方向上延伸。因此，桥掩模图案320和间隔物图案210可以具有第三角度θ3。第三角度θ3可以是例如锐角。第三角度θ3可以通过但不限于桥掩模图案320和间隔物图案210的未对准而形成。

桥掩模图案320的一侧可以被安置在第一型芯间隔物210e与第三型芯间隔物210d之间。在这种情况下，桥掩模图案320可以不重叠第三型芯间隔物210d。

栅极掩模图案325中包括的图案可以形成为具有第五节距p5并沿第一方向y延伸。第五节距p5可以大于间隔物图案210的型芯间隔物之间的第三节距p3和第四节距p4。第五节距p5可以等于第一光致抗蚀剂310中包括的图案的关于图4和5描述的第二节距p2，但本发明构思不限于此。这里，栅极掩模图案325中包括的图案的每个的宽度d12可以大于间隔物图案210中包括的型芯间隔物的每个的宽度d11(见图7)。虽然图8和9示出了型芯间隔物210a-210h，但是将理解，这仅是一示例，并且本发明构思的实施方式可以包括比所示的型芯间隔物更多或更少的型芯间隔物。

图10是示出根据本发明构思的实施方式的制造半导体器件的方法的操作的布局图。为了描述的容易，以下描述将主要集中在与图8和9的差异上。

参照图10，第二光致抗蚀剂(320'和325)中包括的桥掩模图案320'可以沿交叉第一方向y的第二方向x延伸。因此，桥掩模图案320'和间隔物图案210可以具有第三角度θ3'。第三角度θ3'可以是但不限于直角。

此外，桥掩模图案320'的一端可以被安置在第一型芯间隔物210e与第三型芯间隔物210d之间，并且从第一型芯间隔物210e的侧壁向外凸出距离w31。桥掩模图案320'的另一端可以从型芯间隔物210h的侧壁向外凸出距离w32。在一些实施方式中，桥掩模图案320'的凸出端的长度w31和w32可以不同。

图11是示出根据本发明构思的实施方式的制造半导体器件的方法的操作的布局图。图12显示了沿图11的线b-b和c-c截取的剖视图。

参照图11和12，掩模层120和第二硬掩模层125可以使用间隔物图案210和第二光致抗蚀剂(320和325)作为掩模被至少部分地去除。

因此，掩模图案(121、121b和122)可以在掩模层120中形成。掩模图案(121、121b和122)可以包括在衬底100的第一区域i上形成的第一掩模图案(121和121b)以及在衬底100的第二区域ii上形成的第二掩模图案122。

第一掩模图案(121和121b)可以包括在第一方向y上延伸的多个栅极掩模图案121以及连接多个栅极掩模图案121e至121h的桥图案121b。第二掩模图案122可以包括在第一方向y上延伸的多个栅极掩模图案。

桥图案121b可以在交叉第一方向y的方向上延伸。因此，桥图案121b和栅极掩模图案121e至121h可以具有第三角度θ3。第三角度θ3可以是锐角。然而，第三角度θ3不限于锐角并且也可以是直角或钝角。

桥图案121b可以与栅极掩模图案121e至121h一体地形成。桥图案121b可以包括与栅极掩模图案121e至121h相同的材料。

此外，桥图案121b可以包括从栅极掩模图案121e的侧壁向外凸出的第一凸出部分121b_p1、从栅极掩模图案121h的侧壁向外凸出的第二凸出部分121b_p2、以及桥部分121b_b。这里，第一凸出部分121b_p1和第二凸出部分121b_p2可以具有相同的尺寸或不同的尺寸。

第二掩模图案122中包括的栅极掩模图案可以与以上参照图8和9描述的第二光致抗蚀剂320和325的栅极掩模图案325中包括的图案基本上相同。

第二硬掩模层125可以设置在掩模层120上并且可以被部分地去除以形成与掩模层120中形成的掩模图案(121、121b和122)成基本上相同形状的第二硬掩模图案126(126a、126b、126c、126d、126e、126f、126g和126h)、126b和127。

参照图13，栅极层110和第一硬掩模层115可以使用掩模层120中形成的图案(例如掩模图案121、121b和122)以及第二硬掩模层125中形成的图案(例如第二硬掩模图案126、126b和127)作为掩模被至少部分地去除。

因此，栅极图案(111和112)可以在栅极层110中形成。栅极图案(111和112)可以包括在衬底100的第一区域i上形成的第一栅极图案111以及在衬底100的第二区域ii上形成的第二栅极图案112。第一栅极图案111可以包括在第一方向y上延伸的多个栅电极以及连接诸如栅电极111e至111h的多个栅电极的桥部分111b。第二栅极图案112可以包括在第一方向y上延伸的多个栅电极。

桥部分111b可以在交叉第一方向y的方向上延伸。桥部分111b可以与栅电极111e至111h一体地形成。因此，桥部分111b可以包括与栅电极111e至111h相同的材料。

桥部分111b可以包括从栅电极111e的侧壁向外凸出的第一凸出部分111b_p1以及从栅电极111h的侧壁向外凸出的第二凸出部分111b_p2。这里，第一凸出部分111b_p1和第二凸出部分111b_p2可以具有相同的尺寸或不同的尺寸。此外，桥部分111b可以包括连接栅电极111e至111h的连接部分111b_b。

第二栅极图案112中包括的栅电极可以在形状上与以上参照图11和12描述的第二掩模图案122中包括的栅极掩模图案基本上相同。

第一硬掩模层115可以设置在栅极层110上并且可以被至少部分地去除以形成与栅极图案(111和112)成基本上相同形状的第一硬掩模图案116、116b和117。第一硬掩模层115可以稍后通过蚀刻工艺被去除。

图14是根据本发明构思的实施方式的半导体器件的布局图。图15显示了沿图14的线b'-b'和c-c截取的剖视图。为了描述的容易，以下描述主要集中在与图13的差异上。

参照图14和15，半导体器件可以包括形成在衬底100上的第一鳍图案至第三鳍图案f1、f2和f3。第一鳍图案f1至第三鳍图案f3可以从衬底100凸出。第一鳍图案f1至第三鳍图案f3可以彼此并排地延伸并且可以彼此分开。第一鳍图案f1至第三鳍图案f3可以沿第二方向x延伸。第一鳍图案f1至第三鳍图案f3的每个可以是衬底100的部分并包括从衬底100生长的外延层。

场绝缘层105可以形成在衬底100上。此外，场绝缘层105可以形成在第一鳍图案f1至第三鳍图案f3之间。

场绝缘层105可以部分地覆盖第一鳍图案f1至第三鳍图案f3的侧壁。在一些实施方式中，场绝缘层105可以覆盖第一鳍图案f1至第三鳍图案f3的侧壁的下部以及衬底100的上表面。

在一些实施方式中，以上参照图13描述的第一栅极图案111中包括的栅电极111a、111b、111c、111d、111e、111f、111g和111h中的一些111a至111d可以设置在第一鳍图案f1至第三鳍图案f3上。第一栅极图案111中的其它栅电极111e至111h以及桥部分111b可以设置在场绝缘层105上。就是说，桥部分111b可以不位于第一鳍图案f1至第三鳍图案f3上。桥部分111b可以设置为不重叠第一鳍图案f1至第三鳍图案f3。

桥部分111b可以用于支撑具有窄节距的栅电极。因此，在根据本发明构思的实施方式的半导体器件中，桥部分111b能防止栅电极(例如栅电极111e至111h)的倾斜并改善倾斜余量。

在根据本发明构思的实施方式的制造半导体器件的方法中，半导体器件的图案能使用qpt工艺形成为具有各种各样的节距。qpt工艺是重复双重图案化技术(dpt)工艺的工艺。qpt工艺已经被开发用于形成高度集成的半导体器件的精细图案，并能用于实现十纳米(nm)范围内的精细图案。

然而，使用qpt工艺形成的图案具有比使用常规工艺形成的图案更精细的宽度和节距。因此，不容易控制图案之间的节距。就是说，在用于控制图案之间的节距的鳍切割(fincut)工艺中，难以实现用于改变特定区域中的节距的掩模图案的精确重叠(overlay)。这是因为工艺余量由于图案之间的精细节距而较小。

根据本发明构思的实施方式的形成半导体图案的方法不需要使用例如鳍切割工艺而调节所形成的图案之间的间隙的工艺。就是说，在根据本发明构思的实施方式的形成半导体图案的方法中，具有各种各样的节距的图案能形成在qpt工艺中。

与qpt工艺相关的以上描述仅是用于说明本发明构思的技术精神的一示例。因此，本发明构思的技术精神不限于以上描述。就是说，本发明构思的技术精神也能应用于不使用qpt工艺的图案形成工艺。

图16是根据本发明构思的实施方式的半导体器件的透视图。为了描述的容易，以下描述将主要集中在与图1至2b的差异上。

参照图16，根据本发明构思的实施方式的半导体器件可以包括栅极图案(gp3和gsp)以及硬掩模图案hmp1。栅极图案(gp3和gsp)可以包括栅电极gp3和支撑部分gsp。

硬掩模图案hmp1可以设置在栅极图案(gp3和gsp)上。具体地，硬掩模图案hmp1可以是但不限于多晶硅、氧化物层(例如sio2)和/或氮化物层(例如si3n4)。硬掩模图案hmp1可以用作用于蚀刻栅极图案(gp3和gsp)的掩模。

栅电极gp3可以在第一方向y上延伸。

支撑部分gsp可以包括第一凸出部分和第二凸出部分。第一凸出部分可以从栅电极gp3的一侧壁向外凸出，第二凸出部分可以从栅电极gp3的另一侧壁向外凸出。第一凸出部分和第二凸出部分可以但不限于相对于栅电极gp3彼此对称。然而，第一凸出部分和第二凸出部分未必相对于栅电极gp3彼此对称。如稍后将参照另外的图所述，第一凸出部分和第二凸出部分也能具有不同的尺寸。就是说，支撑部分gsp可以具有不对称的形状。

支撑部分gsp的上表面可以位于与栅电极gp3的上表面相同的平面中，但本发明构思不限于此。

在图16中，支撑部分gsp的第一凸出部分和第二凸出部分的每个的剖面是锥形的，即可以从顶部朝底部变得更宽。然而，第一凸出部分和第二凸出部分的每个的剖面的形状不限于锥形形状。在一些实施方式中，支撑部分gsp的剖面可以是四边形或被倒角。

此外，虽然未在图16中具体地示出，但是支撑部分gsp的上表面的一部分可以但不限于低于栅电极gp3的上表面。

图17至22是示出根据本发明构思的实施方式的制造半导体器件的方法的视图。图17至22示出了在此参照图4至7描述的制造半导体器件的方法的操作之后的操作。为了描述的容易，以下描述将主要集中在与图8至13的差异上。

参照图7之后的图17和18，牺牲层145可以被形成以覆盖间隔物图案210和第二硬掩模层125，并且第二光致抗蚀剂(322和327)可以在牺牲层145上形成。图18显示了沿图17的线d-d和e-e截取的剖视图。

第二光致抗蚀剂(322和327)可以包括支撑掩模图案322和栅极掩模图案327，支撑掩模图案322在第一区域i上形成并重叠间隔物图案210中包括的多个型芯间隔物中的一些，栅极掩模图案327在第二区域ii上形成。

支撑掩模图案322可以包括多个支撑图案322a至322d。例如，第一支撑图案322a可以部分地重叠第一型芯间隔物210e，并且可以不重叠其它型芯间隔物。第二支撑图案322b可以部分地重叠型芯间隔物210g，并且可以不重叠其它型芯间隔物。第三支撑图案322c可以部分地重叠第二型芯间隔物210f，并且可以不重叠其它型芯间隔物。第四支撑图案322d可以部分地重叠型芯间隔物210h，并且可以不重叠其它型芯间隔物。

第一支撑图案322a至第四支撑图案322d可以彼此分开。

这里，第一支撑图案322a与第三支撑图案322c之间在第一方向y上的节距p21可以大于相邻型芯间隔物之间在第二方向x上的节距p22。此外，第一支撑图案322a与第二支撑图案322b之间在第二方向x上的节距p23可以大于相邻型芯间隔物之间在第二方向x上的节距p22。

这里，第一支撑图案322a在第二方向x上所测得的宽度可以大于型芯间隔物在第二方向x上所测得的宽度。

参照图19和20，掩模层120和第二硬掩模层125可以使用间隔物图案210和第二光致抗蚀剂(322和327)作为掩模被至少部分地去除。图20显示了沿图19的线d-d和e-e截取的剖视图。

因此，掩模图案(121、121i和122)可以在掩模层120中形成。掩模图案(121、121i和122)可以包括在衬底100的第一区域i上形成的第一掩模图案(121和121i)以及在衬底100的第二区域ii上形成的第二掩模图案122。第一掩模图案(121和121i)可以包括多个栅极掩模图案121和多个支撑图案121i，每个支撑图案121i连接到在第一方向y上延伸的例如栅极掩模图案121e、121f、121g和121h的多个栅极掩模图案中的任何一个。

第二掩模图案122可以包括在第一方向y上延伸的多个栅极掩模图案。

第二硬掩模层125可以设置在掩模层120上并且可以被至少部分地去除以形成包括支撑掩模图案126i的第二硬掩模图案(126、126i和127)，第二硬掩模图案(126、126i和127)形成为与包括支撑图案121i的掩模图案(121、121i和122)基本上相同的形状。

图21a至21c示出图19的区域“s”的各种各样的实施方式的放大图。现在将参照图21a至21c详细描述支撑图案。

参照示出了区域“s1”的图21a，支撑掩模图案126i可以包括从第二硬掩模图案126的一侧壁向外凸出距离d21的第一凸出部分126il以及从第二硬掩模图案126的另一侧壁向外凸出距离d22的第二凸出部分126ir。在一些实施方式中，第一凸出部分126il和第二凸出部分126ir可以具有相同的尺寸。就是说，支撑掩模图案126i可以相对于第二硬掩模图案126对称，并且距离d21可以等于距离d22。

然而，本发明构思不限于此。参照示出了区域“s2”的图21b，支撑掩模图案126i的第一凸出部分126il和第二凸出部分126ir可以具有不同的尺寸。在一些实施方式中，第一凸出部分126il可以从第二硬掩模图案126的一侧壁向外凸出距离d21，距离d21不同于第二凸出部分126ir从第二硬掩模图案126的另一侧壁向外凸出的距离d22。就是说，支撑掩模图案126i可以相对于第二硬掩模图案126是不对称的。

此外，参照示出了区域“s3”的图21c，支撑掩模图案126i和第二硬掩模图案126可以具有第四角度θ4。支撑掩模图案126i可以相对于第二硬掩模图案126旋转特定角度。就是说，支撑掩模图案126i和第二硬掩模图案126可以彼此不对准。第四角度θ4可以是但不限锐角。

再参照图19和20，支撑图案121i的每个可以与栅极掩模图案121e至121h中的任何一个一体地形成。支撑图案121i可以包括与多个栅极掩模图案121e至121h相同的材料。

参照图22，栅极层110和第一硬掩模层115可以使用掩模层120中形成的图案(例如掩模图案121、121i和122)以及第二硬掩模层125中形成的图案(例如第二硬掩模图案126、126i和127)作为掩模被至少部分地去除。

因此，栅极图案(111和112)可以在栅极层110中形成。栅极图案(111和112)可以包括在衬底100的第一区域i上形成的第一栅极图案111以及在第二区域ii上形成的第二栅极图案112。第一栅极图案111可以包括在第一方向y上延伸的多个栅电极111e至111h以及多个支撑部分111i，每个支撑部分111i连接到栅电极111e至111h中的任何一个。第二栅极图案112可以包括在第一方向y上延伸的多个栅电极。

支撑部分111i可以在交叉第一方向y的方向上延伸。支撑部分111i可以形成为与以上参照图19至21c描述的支撑图案基本上相同的形状。

支撑部分111i的每个可以与栅电极111e至111h中的任何一个一体地形成。就是说，支撑部分111i可以包括与栅电极111e至111h相同的材料。

第二栅极图案112中包括的栅电极可以在形状上与以上参照图19和20描述的第二掩模图案122中包括的栅极掩模图案成基本上相同。

第一硬掩模层115可以设置在栅极层110上并且被至少部分地去除以形成第一硬掩模图案(116和117)以及第一硬掩模支撑图案116i，第一硬掩模图案(116和117)以及第一硬掩模支撑图案116i形成为与栅极层110的栅极图案(111和112)以及支撑部分111i基本上相同的形状。第一硬掩模层115稍后可以通过蚀刻工艺被去除。

支撑部分111i可以用于支撑具有窄节距的栅电极。因此，在根据实施方式的半导体器件中，支撑部分111i能防止栅电极的倾斜并改善倾斜余量。

图23是根据本发明构思的实施方式的半导体器件的布局图。图24显示了沿图23的线d'-d'和e-e截取的剖视图。为了描述的方便，以下描述将主要集中在与图22的差异上。

参照图23和24，半导体器件可以包括形成在衬底100上的第一鳍图案f1至第三鳍图案f3。第一鳍图案f1至第三鳍图案f3可以从衬底100凸出。

场绝缘层105可以形成在衬底100上。此外，场绝缘层105可以形成在第一鳍图案f1至第三鳍图案f3之间。

场绝缘层105可以部分地覆盖第一鳍图案f1至第三鳍图案f3的侧壁。在一些实施方式中，场绝缘层105可以覆盖第一鳍图案f1至第三鳍图案f3的侧壁的下部以及衬底100的上表面。

这里，以上参照图22描述的第一栅极图案111中包括的栅电极111a至111h中的一些(例如111a至111d)可以设置在第一鳍图案f1至第三鳍图案f3上。另一方面，第一栅极图案111中的其它栅电极111e至111h以及支撑部分111i可以设置在场绝缘层105上。就是说，支撑部分111i可以不位于第一鳍图案f1至第三鳍图案f3上，但本发明构思不限于此。换言之，支撑部分111i可以设置为不重叠第一鳍图案f1至第三鳍图案f3，但本发明构思不限于此。

将理解，虽然术语“第一”、“第二”等在此用于描述本发明构思的示例实施方式中的构件、区、层、部分、区域、部件和/或元件，但是构件、区、层、部分、区域、部件和/或元件不应受这些术语限制。这些术语仅用于将一个构件、区、部分、区域、部件或元件与另外的构件、区、部分、区域、部件或元件区分开。因此，下面描述的第一构件、区、部分、区域、部件或元件也可以被称为第二构件、区、部分、区域、部件或元件，而不脱离本发明构思的范围。例如，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件，而不脱离本发明构思的范围。

为了描述的容易，诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”等的空间关系术语可以在此用于描述如图中所示的一个元件或特征的相对于另外的元件(们)或特征(们)的关系。将理解，除图中所绘的取向之外，空间关系术语旨在还涵盖装置在使用或在操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”的元件将取向为“在”所述另外的元件或特征“之上”。因此，示例性术语“在……下面”能涵盖上和下两个方向。装置可以被另外取向(旋转90度或处于另外的取向)，且在此使用的空间关系描述语可以被相应地解释。

在此使用的术语仅出于描述特定实施方式的目的，不旨在限制示例实施方式。当在此使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地另行指示。将进一步理解，如果在此使用，术语“包含”和/或“包括”指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多个另外的特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。

除非另外规定，在此使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。还将理解，诸如通用词典中定义的术语的术语应被解释为具有与在本说明书和相关领域的背景中的它们的含义一致的含义，并且将不在理想化或过度形式化的意义上被解释，除非在此明确地如此定义。

当某示例实施方式可以被不同地实现时，特定的工艺次序可以与所描述的次序不同地被执行。例如，两个连续描述的工艺可以基本上同时被执行或者以与所描述的次序相反的次序被执行。

在附图中，将预期到作为例如制造技术和/或公差的结果的相对于图示的形状的变化。因此，本发明构思的示例实施方式不应被解释为限于在此示出的区域的特别形状，而是可以被解释为包括例如由制造工艺引起的形状的偏离。例如，被示为矩形的蚀刻区可以被圆化或者为某个弯曲形状。因此，图中所示的区域本质上是示意性的，并且图中所示的区域的形状旨在示出装置的区域的具体形状，并且不旨在限制本发明构思的范围。当在此使用时，术语“和/或”包括相关所列举项目的一个或更多个的任意和所有组合。诸如“中的至少一个”的表述当在一列元素之后时，修饰整列元素，而不修饰该列中的个别元素。

将理解，当一元件被称为“连接”或“联接”到另一元件时，它能直接连接或联接到所述另一元件，或者可以存在居间元件。相比之下，当一元件被称为“直接连接”或“直接联接”到另一元件时，没有居间元件存在。当在此使用时，术语“和/或”包括相关所列举项目的一个或更多个的任意和所有组合。用于描述元件或层之间的关系的另外的词语应以类似的方式被解释(例如，“在……之间”与“直接在……之间”，“邻近”与“直接邻近”，“在……上”与“直接在……上”)。

相同的附图标记始终表示相同的元件。因此，即使相同或相似的附图标记在对相应附图的描述中既未被提及也未被描述，它们也可以参照另外的图被描述。此外，未用附图标记表示的元件可以参照另外的图被描述。

虽然已经参照本发明构思的示例性实施方式具体显示和描述了本发明构思，但是本领域普通技术人员将理解，可以在此进作出形式和细节上的各种各样的改变而不背离由所附权利要求限定的本发明构思的精神和范围。因此，期望本实施方式在所有方面被认为是说明性的而非限制性的，参照所附权利要求而非前述描述来表示本发明构思的范围。

本专利申请要求享有2016年8月8日在韩国知识产权局提交的韩国专利申请第10-2016-0100738号的优先权，其全部内容通过引用合并于此。