半导体存储器及其电容轮廓形成方法与流程

本发明涉及半导体技术领域，具体涉及一种半导体存储器及其电容轮廓形成方法。

背景技术：

电容器作为集成电路中的必要元件之一，在电路中具有电压调整、滤波等功能，广泛用于集成电路中。

水平电容器通常由两片极板以及夹在两片极板之间的介电材料组成。电容器的电容与极板面积以及介电材料的介电常数(k)成正比，并且电容器的电容与介电材料的厚度成反比。与增大面积相关联的问题在于，在晶圆或基板上需要较大的实体区域，即占用更大的芯片面积。

垂直电容器是在基底中形成深槽，利用深槽的侧壁提供主要的极板面积，以此减少电容器在芯片表面的占用面积，同时仍然可以获得较大的电容。

但是，随着器件尺寸的不断减小，沟槽的深度增大的同时，还需要开口尺寸(深槽开口的孔径)减小，这就大幅度增大了沟槽的深宽比(定义为深度/开口尺寸)，在刻蚀基底形成深槽时，由于深槽的深宽比增加，其侧壁易遭受较强烈的等离子体碰撞导致过刻蚀轮廓，并且底部由于反应物的堆积会导致刻蚀缓慢，造成深槽底部的孔径较小，在深槽中形成的上电极板与下电极板容易相互连接，导致电容器发生短路现象。

技术实现要素：

本发明的目的在于提供一种半导体存储器及其电容轮廓形成方法，使电容器轮廓较垂直化，能够减小短路现象的发生，提高半导体存储器的性能。

为实现上述目的，本发明提供一种半导体存储器的电容轮廓形成方法，包括：

提供一基底，在所述基底上依次形成第一暂时介质层与第二暂时介质层；

进行图案处理，以形成多个电容图案孔在所述第二暂时介质层中，所述电容图案孔暴露出所述第一暂时介质层；以及

通过对准所述电容图案孔进行等离子体干法刻蚀，以形成多个电容轮廓孔在所述第一暂时介质层中，所述电容轮廓孔暴露出所述基底，对所述第一暂时介质层进行等离子体干法刻蚀的过程中施加射频脉冲信号，所述射频脉冲信号具有交替发生的脉冲开时段与脉冲关时段，在所述脉冲关时段所述等离子体干法刻蚀的至少部分反应物被带离反应处，使得形成的所述电容轮廓孔的侧壁具有不同的斜度，其中，暴露所述第二暂时介质层的侧壁具有第一斜度，暴露所述第一暂时介质层的侧壁具有第二斜度，所述第二斜度小于所述第一斜度，所述电容图案孔和所述电容轮廓孔组合为半导体存储器的电容下电极层的形成轮廓。

可选的，对所述第一暂时介质层进行两次等离子体干法刻蚀，第二次等离子体干法刻蚀的射频脉冲信号的频率大于第一次等离子体干法刻蚀的射频脉冲信号的频率。

可选的，所述第一暂时介质层为硼磷氧化层，所述第一次等离子体干法刻蚀与第二次等离子体干法刻蚀采用的刻蚀气体均包括氟基气体与氧气。

可选的，所述第一次等离子体干法刻蚀中，所述氟基气体包含c4f6、c4f8以及nf3，所述射频脉冲信号的占空比为75％～80％；所述第二次等离子体干法刻蚀中，所述氟基气体包含chxfy以及nf3，所述射频脉冲信号的占空比为80％～95％，其中，x、y为正整数。

可选的，所述chxfy选自于由ch2f2、chf3和ch3f所构成群组的其中之一。

可选的，还包括：

在形成所述第一暂时介质层之前，形成底层支撑层在所述基底上；

在形成所述第二暂时介质层之前，形成中间支撑层在所述第一暂时介质层上；

在形成所述第二暂时介质层之后，形成顶层支撑层在所述第二暂时介质层上；

在形成所述顶层支撑层之后，形成掩膜层在所述顶层支撑层上。

可选的，对所述第二暂时介质层进行图案处理以形成多个所述电容图案孔的步骤包括：

形成图案化光刻胶层在所述掩膜层上；

以所述图案化光刻胶层为掩膜进行刻蚀，以形成多个凹槽在所述掩膜层内；以及

通过对准所述凹槽进行刻蚀，以形成多个所述电容图案孔在所述第二暂时介质层中。

可选的，所述掩膜层为多晶硅层，对所述掩膜层进行刻蚀时，采用的刻蚀气体包括hbr、nf3、cf4以及o2。

可选的，对所述顶层支撑层、第二介质层、中间支撑层以及底层支撑层进行刻蚀时，采用的刻蚀气体均包括氟基气体以及氧气。

可选的，对所述顶层支撑层进行刻蚀时，所述氟基气体包含chf3、ch2f2以及c4f6；对所述第二介质层进行刻蚀时，所述氟基气体包含nf3、c4f6以及c4f8；对所述中间支撑层进行刻蚀时，所述氟基气体包含c4f8、ch2f2以及c4f6；对所述底层支撑层进行刻蚀时，所述氟基气体包含c4f8、ch2f2以及c4f6。

相应的，本发明还提供一种半导体存储器，包括：

一基底；以及

多个电容器，设置于所述基底上，所述电容器包含下电极层、介电层及上电极层，其中，所述介电层及所述上电极层依序形成于所述下电极层的内外表面，所述下电极层的外表面具有电容图案孔和电容轮廓孔的组合外形，所述下电极层具有靠近所述基底的第一部分和远离所述基底的第二部分，所述第二部分对应所述电容图案孔并具有第一斜度，所述第一部分对应所述电容轮廓孔并具有第二斜度，所述第二斜度小于所述第一斜度。

可选的，一中间支撑层，位于所述基底上且在所述下电极层的中间位置；

一顶部支撑层，位于所述基底上且在所述下电极层的顶部位置；

其中，所述下电极层具有所述第一斜度的侧壁为由所述顶部支撑层至所述中间支撑层的区段，所述下电极层具有所述第二斜度的侧壁为由所述中间支撑层至所述基底的区段。

可选的，从所述中间支撑层至所述电容轮廓孔的底部，所述电容器的长度与所述电容轮廓孔底部的孔径的比值范围为50～80。

可选的，从所述中间支撑层至所述电容轮廓孔的底部，所述电容器的长度与所述电容轮廓孔底部的孔径的比值范围为57～68。

相应的，本发明还提供一种半导体存储器，包括：

一基底；

一中间支撑层，位于所述基底上；以及

多个电容器，设置于所述基底上，所述电容器包含下电极层、介电层及上电极层，其中，所述介电层及所述上电极层依序形成于所述下电极层的内外表面，以所述中间支撑层为分隔面，所述下电极层具有靠近所述基底的第一部分和远离所述基底的第二部分，所述第一部分的廓孔外形与所述第二部分的廓孔外形为不相同。

可选的，所述半导体存储器还包括：

一底部支撑层，形成于所述基底上且在所述下电极层的底部位置；及

一顶部支撑层，位于所述基底上且在所述下电极层的顶部位置；

其中，所述介电层更延伸覆盖于所述底部支撑层上并更形成于所述中间支撑层和所述顶部支撑层的外露表面。

可选的，所述电容器的长度与所述电容器的所述下电极层的顶部外径的比值范围为32～35，所述电容器的长度与所述电容器的所述下电极层的中间外径的比值范围为34～49，所述电容器的长度与所述电容器的所述下电极层的底部外径的比值范围为57～68。

与现有技术相比，本发明提供的半导体存储器及其电容轮廓形成方法中，在基底上依次形成第一暂时介质层和第二暂时介质层，对所述第二暂时介质层进行图案处理形成多个电容图案孔，所述电容图案孔暴露出所述第一暂时介质层，通过对准所述电容图案孔对所述第一暂时介质层进行等离子体干法刻蚀，形成多个电容轮廓孔，所述电容轮廓孔暴露出所述基底，对所述第一暂时介质层进行等离子体干法刻蚀的过程中施加射频脉冲信号，所述射频脉冲信号具有交替发生的脉冲开时段与脉冲关时段，在所述脉冲关时段所述等离子体干法刻蚀的至少部分反应物被带离反应处，使得形成的所述电容轮廓孔的侧壁具有不同的斜度，其中暴露所述第二暂时介质层的侧壁具有第一斜度，暴露所述第一暂时介质层的侧壁具有第二斜度，所述第二斜度小于所述第一斜度，从而使得半导体存储器中的电容器轮廓较垂直化，由此避免了电容器之间短路现象的发生，提高最终形成的半导体存储器的性能。

附图说明

图1～图3为一电容器的形成方法的各步骤的结构示意图；

图4为理论的电容轮廓孔与实际形成的电容轮廓孔的结构示意图；

图5为本发明一实施例所提供的半导体存储器的电容轮廓形成方法的流程图；

图6～图9为本发明一实施例所提供的半导体存储器的电容轮廓的形成方法的各步骤结构示意图；

图10为本发明一实施例所提供的射频脉冲信号的示意图；

图11为本发明一实施例所提供的电容轮廓孔的结构示意图。

其中，附图标记如下：

1-基底；

1’-连接垫；

2-底层氮化硅层；

3-第一氧化层；

4-中间氮化硅层；

5-第二氧化层；

6-顶层氮化硅层；

7-掩膜层；

8-凹槽；

9-电容轮廓孔；

10-下电极层；

11-介电层；

12-上电极层；

13-多晶硅层；

100-基底；

100’-连接垫；

110-第一暂时介质层；

120-第二暂时介质层；

130-底层支撑层；

140-中间支撑层；

150-顶层支撑层；

160-掩膜层；

170-电容图案孔；

180-电容轮廓孔；

190-下电极层；

200-介电层；

210-上电极层；

220-多晶硅层；

300-电容器；

a-电浆粒子；

b-反应物；

d-电容轮廓孔的孔径；

y1-第一斜度；

y2-第二斜度。

具体实施方式

请参考图1至图3所示，电容器的形成方法一般包括：

首先，提供一基底1，在所述基底1上形成叠层结构。所述叠层结构例如是包括依次形成的底层氮化硅层2、第一氧化层3、中间氮化硅层4、第二氧化层5、顶层氮化硅层6以及掩膜层7。其中，所述掩膜层7优选为多晶硅层，所述第一氧化层3优选为硼磷氧化层，所述第二氧化层5优选为氧化硅层。当然，在形成所述叠层结构之前，还包括在所述基底1的上表面内形成连接垫1’。

然后，在所述掩膜层7上形成光刻胶层(图中未示出)，并对所述光刻胶层进行刻蚀，形成图形化的光刻胶层，暴露出预定形成电容轮廓孔的区域内的所述掩膜层7。再以所述图形化的光刻胶层为掩膜，对暴露出的所述掩膜层7进行刻蚀，形成多个凹槽8，所述凹槽8暴露出部分顶层氮化硅层6，最后去除所述图形化的光刻胶层，形成如图1所示的结构。

接着，通过所述凹槽8，对所述顶层氮化硅层6、第二氧化层5、中间氮化硅层4、第一氧化层3以及底层氮化硅层2依次进行刻蚀，形成电容轮廓孔9，暴露出所述基底1内的连接垫1’，形成如图2所示的结构。

通常，对所述掩膜层7、顶层氮化硅层6、第二氧化层5、中间氮化硅层4、第一氧化层3以及底层氮化硅层2的刻蚀均采用的是等离子体干法刻蚀。由于电容轮廓孔9的深宽比较大，在刻蚀的过程中，所述电容轮廓孔9的顶部(即远离所述基底1的一侧)容易造成过刻蚀，而其底部(即靠近所述基底1的一侧)由于反应物的堆积会减缓刻蚀速率，最终导致形成的电容轮廓孔9上宽下窄。如图2所示，a代表电浆粒子，b代表反应物，箭头代表电浆粒子运动的方向，反应物b在刻蚀过程中不断堆积在底部，使得最终形成的所述电容轮廓孔9的底部孔径远小于顶部的孔径。

研究发现，在所述电容轮廓孔9内形成下电极以及上电极之后，由于底部的孔径比较小，容易导致电容器发生短路，如图3中虚线框处所示。具体的，在形成电容轮廓孔9之后，通常还包括如下步骤：首先，去除所述掩膜层7，在所述电容轮廓孔9内形成下电极层10，所述下电极层10位于所述电容轮廓孔9的侧壁及底部。然后去除叠层结构中的所述第一氧化层3与所述第二氧化层5，保留叠层结构中的中间氮化硅层4作为中间支撑层，保留所述顶层氮化硅层6作为顶层支撑层。接着，在所述下电极层10的内外表面形成介电层11，然后在所述电容轮廓孔9内的介电层11上形成上电极层12，最后在所述电容轮廓孔9内外形成多晶硅层13，最终形成如图3所示的电容器。其中，所述下电极层10与上电极层12优选为氮化钛层(tin)，所述介电层11优选为氧化钛层(tiox)或氧化锆层(zrox)。

前述已经提及，由于反应物的堆积导致所述电容轮廓孔9的底部(在整体高度的0～10％的位置处)的孔径偏小，那么，在所述电容轮廓孔9内形成下电极层10、介电层11与上电极层12之后，会导致所述下电极10与上电极12连接在一起，造成电容器的短路，如图3中虚线框所示，最终影响半导体器件的性能。

请参考图4所示，其为采用上述的电容器的形成方法形成的电容轮廓孔与理论的电容轮廓孔的结构示意图。如图4所示，理论上形成的电容轮廓孔(1)的侧壁与底部垂直，且任意位置处的孔径都相同，深宽比一般为31～38。而按照上述的电容器的形成方法形成的电容轮廓孔(2)，在所述顶层氮化硅层6处，所述电容轮廓孔的深宽比(所述顶层氮化硅层6的厚度/所述顶层氮化硅层6底部位置处的孔径)为32～35，其角度(所述顶层氮化硅层6的侧壁与底部之间的夹角)为87度～90度；在所述中间氮化硅层4处，所述电容轮廓孔的深宽比(所述第二氧化层5与中间氮化硅层4的厚度之和/所述第二氧化层5底部位置处的孔径)为37～43，其角度(所述中间氮化硅层4的侧壁与底部之间的夹角)为85度～90度，其孔径d为：0.4＜d＜0.6(假设理论上电容轮廓孔的孔径为1)，在所述第一氧化层3处，所述电容轮廓孔的深宽比(所述第一氧化层3的厚度/所述第一氧化层3底部位置处的孔径)为115～170，其角度(所述第一氧化层3的侧壁与底部之间的夹角)为80度～85度，其孔径为：0.1＜d＜0.25。由此可以看出，从所述电容轮廓孔的顶部到底部，深宽比不断增加，且孔径不断减小，底部的孔径与理论值相比严重减小。

发明人针对上述问题进行研究，发现对所述第一氧化层3进行等离子体刻蚀时，施加射频脉冲信号，所述射频脉冲信号具有脉冲开时段与脉冲关时段，在所述脉冲关时段所述等离子体干法刻蚀的至少部分反应物被带离反应处，例如部分反应物被带离所述电容轮廓孔，并且部分的反应物会堆积在所述电容轮廓孔侧壁上部(例如所述顶层氮化硅层6的侧壁处)，起到保护作用，使得该处的刻蚀速率减缓，避免顶部的过刻蚀，而底部的反应物被带走使得底部的刻蚀速率增加，使得形成的所述电容轮廓孔的侧壁具有不同的斜度，所述电容轮廓孔具有靠近所述基底的第一部分和远离所述基底的第二部分，所述第二部分具有第一斜度，所述第一部分具有第二斜度，所述第二斜度小于等于所述第一斜度，从而使得最终形成的电容轮廓孔较垂直化，由此避免了电容器之间短路现象的发生。

并且，对所述第一氧化层3进行两次刻蚀，即在原有刻蚀的基础上再增加一步刻蚀，并且增加射频脉冲信号的频率，从而进一步减少底部的反应物堆积，使得易发生短路的位置的刻蚀速率进一步增加，减缓底部的孔径与顶部孔径之间的差距，从而使得电容器轮廓更垂直化，由此进一步避免电容器之间短路现象的发生。

经过进一步研究，本发明提出一种新的半导体存储器的电容轮廓形成方法，如图5所示，包括：

步骤s100，提供一基底，在所述基底上依次形成第一暂时介质层与第二暂时介质层；

步骤s200，进行图案处理，以形成多个电容图案孔在所述第二暂时介质层中，所述电容图案孔暴露出所述第一暂时介质层；以及

步骤s300，通过对准所述电容图案孔进行等离子体干法刻蚀，以形成多个电容轮廓孔在所述第一暂时介质层中，所述电容轮廓孔暴露出所述基底，对所述第一暂时介质层进行等离子体干法刻蚀的过程中施加射频脉冲信号，所述射频脉冲信号具有交替发生的脉冲开时段与脉冲关时段，在所述脉冲关时段所述等离子体干法刻蚀的至少部分反应物被带离反应处，使得形成的所述电容轮廓孔的侧壁具有不同的斜度，包含第二暂时介质层的侧壁具有第一斜度，包含第一暂时介质层的侧壁具有第二斜度，所述第二斜度小于等于所述第一斜度，所述电容图案孔和所述电容轮廓孔组合为半导体存储器的电容下电极层的形成轮廓。

相应的，根据本发明的另一面，还提供一种半导体存储器，包括：

一基底；以及

多个电容器，设置于所述基底上，所述电容器包含下电极层、介电层及上电极层，其中，所述介电层及所述上电极层依序形成于所述下电极层的内外表面，所述下电极层的外表面具有电容图案孔和电容轮廓孔的組合外形，所述下电极层具有靠近所述基底的第一部分和远离所述基底的第二部分，所述第二部分对应所述电容图案孔并具有第一斜度，所述第一部分对应所述电容轮廓孔并具有第二斜度，所述第二斜度小于所述第一斜度。

相应的，根据本发明的另一面，还提供一种半导体存储器，包括：

一基底；

一中间支撑层，位于所述基底上；以及

多个电容器，设置于所述基底上，所述电容器包含下电极层、介电层及上电极层，其中，所述介电层及所述上电极层依序形成于所述下电极层的内外表面，以所述中间支撑层为分隔面，所述下电极层具有靠近所述基底的第一部分和远离所述基底的第二部分，所述第一部分的廓孔外形与所述第二部分的廓孔外形为不相同。

本发明提供的半导体存储器及其电容轮廓形成方法中，在基底上依次形成第一暂时介质层和第二暂时介质层，对所述第二暂时介质层进行刻蚀形成多个电容图案孔，所述电容图案孔暴露出所述第一暂时介质层，通过对准所述电容图案孔对所述第一暂时介质层进行等离子体干法刻蚀，形成多个电容轮廓孔，所述电容轮廓孔暴露出所述基底，对所述第一暂时介质层进行等离子体干法刻蚀的过程中施加射频脉冲信号，所述射频脉冲信号具有交替发生的脉冲开时段与脉冲关时段，在所述脉冲关时段所述等离子体干法刻蚀的至少部分反应物被带离反应处，使得形成的所述电容轮廓孔的侧壁具有不同的斜度，其中，暴露所述第二暂时介质层的侧壁具有第一斜度，暴露所述第一暂时介质层的侧壁具有第二斜度，所述第二斜度小于所述第一斜度，从而使得半导体存储器中的电容器轮廓较垂直化，由此避免了电容器之间短路现象的发生，提高最终形成的半导体存储器的性能。

下面将结合流程图和示意图对本发明的电容器及其形成方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

以下列举所述电容器及其形成方法的实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其它通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。

图6～图9为本发明一实施例所提供的半导体存储器的电容轮廓形成方法的各步骤结构示意图。下面结合图5以及图6～图9所示详细说明本发明提出的半导体存储器的电容轮廓形成方法。

首先，如图6所示，提供一基底100，所述基底100的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(soi)等，也可以为砷化镓或氮化镓等化合物，或者本领域技术人员已知的其他材料。在本实施例中，优选的基底100为单晶硅基底。可以理解的是，在所述基底100中可以形成有浅沟槽隔离结构、掺杂区或者其它公知的半导体结构等，本发明对此不做限定。并且，在所述基底100的上表面内还形成有电容器的连接垫100’。

然后，继续图6所示，在所述基底100上依次形成第一暂时介质层110与第二暂时介质层120。在本实施例中，优选的，在形成所述第一暂时介质层110之前，在所述基底100上首先形成底层支撑层130，在形成所述第一暂时介质层110之后，在形成所述第二暂时介质层120之前，在所述第一暂时介质层110上形成中间支撑层140，在形成所述第二暂时介质层120之后，在所述第二暂时介质层120上形成顶层支撑层150。最后，在所述顶层支撑层150上形成掩膜层160。即依次在所述基底100上形成底层支撑层130、第一暂时介质层110、中间支撑层140、第二暂时介质层120、顶层支撑层150以及掩膜层160。优选的，所述第一暂时介质层110为硼磷氧化层，所述第二暂时介质层120为氧化硅层，所述掩膜层140为多晶硅层，所述底层支撑层130、中间支撑层140以及顶层支撑层150均为氮化硅层。

具体的，在所述基底100上依次形成所述底层支撑层130、第一暂时介质层110、中间支撑层140、第二暂时介质层120以及顶层支撑层150，然后在所述顶层支撑层150上形成所述掩膜层160。在本实施例中，可以通过化学气相沉积(chemicalvapordeposition，cvd)法在所述基底100上形成所述底层支撑层130、第一暂时介质层110、中间支撑层140、第二暂时介质层120、顶层支撑层150以及掩膜层160，例如常压化学气相沉积(apcvd)或低压化学气相沉积(lpcvd)等，所述第二暂时介质层120还可以采用热氧化法形成。当然，在其他实施例中，也可以采用本领域技术人员已知的其他方法形成所述第一暂时介质层110、第二暂时介质层120以及各层支撑层与掩膜层160，可以理解的是，以上各层可以采用相同的方法形成，也可以采用不同的方法形成，本发明对此不做限定。

接着，执行步骤s200，进行图案处理，以形成多个电容图案孔170在所述第二暂时介质层中，所述电容图案孔170暴露出所述第一暂时介质层110，形成如图7所示的结构。

步骤s200具体包括如下步骤：首先，在所述掩膜层160上形成一光刻胶层(图中未示出)，对所述光刻胶层进行曝光与显影，形成图案化的光刻胶层，暴露出预定形成电容轮廓孔的区域内的所述掩膜层160。再以所述图案化的光刻胶层为掩膜，对暴露出的所述掩膜层160进行刻蚀，以在所述掩膜层160内形成多个凹槽；然后，通过对准所述凹槽对所述第二暂时介质层120进行刻蚀，形成多个所述电容图案孔170。

详细的，对所述掩膜层160进行等离子体干法刻蚀，采用的刻蚀气体包含但不限于溴化镍(hbr)、三氟化氮(nf3)、四氟化碳(cf4)以及氧气(o2)。

对其余各层的刻蚀也可以都采用等离子体干法刻蚀。对所述顶层支撑层150进行刻蚀，采用的刻蚀气体包括氟基气体与氧气，其中所述氟基气体包括但不限于三氟甲烷(chf3)、二氟甲烷(ch2f2)以及c4f6(六氟丁二烯)。对所述第二暂时介质层120进行刻蚀，采用的刻蚀气体包括氟基气体与氧气，其中所述氟基气体包括但不限于三氟化氮(nf3)、c4f6与c4f8(八氟环丁烷)。对所述中间支撑层140进行刻蚀，采用的刻蚀气体包括氟基气体与氧气，其中所述氟基气体包括但不限于c4f8、ch2f2以及c4f6。最终形成暴露出所述第一暂时介质层110的电容图案孔170。本领域技术人员可根据所采用的刻蚀气体、所使用的刻蚀机台以及膜层厚度等因素，调整刻蚀时间以及腔室压力等参数，本发明对此不予限定。

所述电容图案孔170的横截面(平行于基底100表面方向的截面)形状可以为圆形、椭圆形、四边形或其他多边形。所述电容图案孔170的纵截面(垂直于基底100表面方向的截面)形状可以为等腰倒梯形。应理解，最理想的情况下，所述电容图案孔170的所有孔壁与底部之间的夹角为90度，但是实际的生产条件下，一般是所述电容图案孔170所有孔壁与底壁之间的夹角均大于90度，比如，图7中电容图案孔170的孔壁与底壁之间的夹角均大于90度，并且两侧孔壁与底壁之间的夹角相同；当然也可以是电容图案孔170的孔壁与底壁之间的夹角均大于90度，但两侧孔壁与底壁之间的夹角不同(坡度不同)；即所述电容图案孔170为非对称结构。也就是说，所述电容图案孔170可以为对称结构，也可以为非对称结构。

另一方面，多个所述电容图案孔170的形状和尺寸可以相同，这样有利于形成电容值相同的电容器。当然，多个电容图案孔170的形状和尺寸也可以是不同的，比如，一部分电容图案孔170中的至少一个孔壁远离基底100的一端向外倾斜(即为上宽下窄的凹槽)，另一部分电容图案孔170的孔壁为垂直孔壁(即为垂直凹槽)。当一部分电容图案孔170为上宽下窄的凹槽，另一部分电容图案孔170为垂直凹槽的时候，优选是上宽下窄的凹槽与垂直凹槽交替分布。

接着，执行步骤s300，通过对准所述电容图案孔170进行等离子体干法刻蚀，如图8所示，形成多个电容轮廓孔180在所述第一暂时介质层110中，所述电容轮廓孔180暴露出所述基底100(本实施例中应该是暴露出所述底层支撑层130)，在所述等离子体干法刻蚀中施加射频脉冲信号，所述射频脉冲信号具有脉冲开时段与脉冲关时段，在所述脉冲关时段所述等离子体干法刻蚀的至少部分反应物被带离反应处，即所述反应物不会堆积在反应处阻碍所述第一暂时介质层110的刻蚀，最终使得形成的所述电容轮廓孔150的侧壁具有不同的斜度，其中，暴露所述第二暂时介质层120的侧壁具有第一斜度，暴露所述第一暂时介质层110的侧壁具有第二斜度，所述第二斜度小于所述第一斜度，所述电容图案孔170和所述电容轮廓孔180组合为半导体存储器的电容下电极层的形成轮廓。

需要说明的是，所述斜度为垂直向斜度，也就是在垂直于所述基底100上表面的方向为“0”度，与该方向的夹角越大表示斜度越大，与该方向的夹角越小表示斜度越小。

本实施例中，对所述第一暂时介质层110进行两次等离子体干法刻蚀，第二次等离子体干法刻蚀的射频脉冲信号的频率大于第一次等离子体干法刻蚀的射频脉冲信号的频率。优选的，所述第一次等离子体干法刻蚀中所述射频脉冲信号的占空比大于所述第二次等离子体干法刻蚀中所述射频脉冲信号的占空比。所述第一次等离子体干法刻蚀与第二次等离子体干法刻蚀采用的刻蚀气体均包括氟基气体与氧气，两次刻蚀中的氟基气体可以相同也可以不同。优选的，两次刻蚀中的氟基气体并不相同。

具体的，通过所述电容图案孔170对所述第一暂时介质层110进行第一次等离子体干法刻蚀，刻蚀气体包括氟基气体与氧气，所述氟基气体包含但不限于c4f6、c4f8以及nf3。并且，在所述第一次等离子体干法刻蚀中施加射频脉冲信号，所述射频脉冲信号具有脉冲开时段与脉冲关时段，所述射频脉冲信号的占空比为75％～80％。优选的，所述第一次等离子体干法刻蚀中，刻蚀去除至少三分之二的第一暂时介质层110。

接着，通过所述电容图案孔170对所述第一暂时介质层110进行第二次等离子体干法刻蚀，刻蚀气体包括氟基气体与氧气，所述氟基气体包含但不限于chxfy以及nf3，其中，x、y为正整数。更优选的，所述chxfy为ch2f2、chf3、和ch3f(氟甲烷)所构成群组的其中之一。本实施例中，所述chxfy为ch2f2。同样的，在所述第二次等离子体干法刻蚀中施加射频脉冲信号，所述射频脉冲信号具有脉冲开时段与脉冲关时段，并且，与所述第一次等离子体干法刻蚀相比，提高第二次等离子体干法刻蚀中射频脉冲信号的频率，具体的，通过提高所述射频脉冲信号的占空比来提高射频脉冲信号的频率，优选的，所述射频脉冲信号的占空比为80％～95％。

当然，之后还包括对所述底层支撑层130进行刻蚀，采用的刻蚀气体也包括氟基气体与氧气，其中所述氟基气体包括但不限于c4f8、ch2f2以及c4f6，最终形成暴露出所述基底100的电容轮廓孔180。本领域技术人员可根据所采用的刻蚀气体、所使用的刻蚀机台以及膜层厚度等因素，调整刻蚀时间以及腔室压力等参数，本发明对此不予限定。

图10为射频脉冲信号的示意图，如图10所示，所述射频脉冲信号交替出现脉冲开时段与脉冲关时段，例如，在第1阶段是脉冲开时段，即输出射频信号，在第2阶段是脉冲关时段，即不输出射频信号，并且第1阶段与第2阶段交替设置。由于脉冲开时段与脉冲关时段交替出现，由脉冲开时段到脉冲关时段时，射频信号停止输出，反应物在反作用力的作用下从所述电容轮廓孔底部被带走，即如图8所示，在朝向所述电容轮廓孔顶部的反作用力的作用下，反应物b从所述电容轮廓孔的底部向顶部移动，直至移出所述电容图案孔170，并且有部分所述反应物b堆积在所述电容图案孔170的侧壁顶部(例如所述顶层支撑层150的侧壁)，可以防止侧壁顶部的过刻蚀。在图8所示，a代表电浆粒子，箭头代表电浆粒子运动的方向。

在对所述第一暂时介质层110进行等离子体干法刻蚀时施加射频脉冲信号，最终形成的电容轮廓孔的侧壁具有不同的斜度，包含第二暂时介质层的侧壁具有第一斜度，包含第一暂时介质层的侧壁具有第二斜度，所述第二斜度小于所述第一斜度，具体请参考图11所示，其为本发明一实施例所提供的电容轮廓孔的结构示意图。如图11所示，在所述电容轮廓孔的侧壁，从所述顶层支撑层150至所述中间支撑层140，所述侧壁具有第一斜率y1，从所述中间支撑层140至所述底层支撑层130，所述侧壁具有第二斜率y2。

请继续参考图11所示，与图4所示的理论的电容轮廓孔以及实际形成的电容轮廓孔的结构图进行比较，以本实施例所提供的半导体存储器的电容轮廓的形成方法形成的电容轮廓孔，在所述顶层支撑层150处，所述电容轮廓孔的深宽比(所述顶层支撑层150的厚度/所述顶层支撑层150底部位置处的孔径)为32～35，其角度(所述顶层支撑层150的侧壁与底部之间的夹角)为87度～90度，与图4所示的电容轮廓孔(2)相同；在所述中间支撑层140处，所述电容轮廓孔的深宽比(所述中间支撑层140与所述第二暂时介质层120的厚度之和/所述中间支撑层140底部位置处的孔径)为34～49，其角度(所述中间支撑层140的侧壁与底部之间的夹角)为85度～90度，其孔径为：0.5＜d＜1(假设理论上电容轮廓孔的孔径为1)；在所述第一暂时介质层110处，所述电容轮廓孔的深宽比(所述第一暂时介质层110的厚度/所述第一暂时介质层110底部位置处的孔径)为50～80，其角度(所述第一暂时介质层110的侧壁与底部之间的夹角)为85度～88度，其孔径d为：0.5＜d＜0.1。由此可知，所述电容轮廓孔底部的孔径增加，深宽比也随之降低。

实验发现，这样可进一步确保后续在所述电容轮廓孔180中填充介电材料(氮化层与氧化层)形成电容器之后，电容器不会产生短路现象，具体请参照图9所示。

在形成所述电容轮廓孔180之后，所述半导体存储器的形成方法还包括：首先，去除所述掩膜层160，在所述电容轮廓孔180中形成下电极层190；然后去除第一暂时介质层110以及第二暂时介质层120中的氧化硅层122，保留所述中间支撑层140作为中间支撑层，保留所述顶层支撑层150作为顶层支撑层；接着，在所述下电极层190的内外面形成介电层200，然后在所述电容轮廓孔180内的介电层200上形成上电极层210，最后在所述电容轮廓孔180的内外填充多晶硅层220，最终形成如图9所示的电容器300，其中，所述下电极层190与上电极层210的材质优选为氮化钛层(tin)，所述介电层200的材质优选为氧化钛层(tiox)或氧化锆层(zrox)。

由于形成所述电容轮廓孔180之后到形成所述电容器之间的步骤与现有技术一致，因此，不对此进行详细描述。并且，形成所述电容轮廓孔180之后的步骤并不仅限于该段的描述，本发明对此不作限定。

可以理解的是，本文中所指的“远离”与“靠近”是相对的概念，例如，所述下电极层远离所述基底是指相对于所述下电极层靠近所述基底更加远离所述基底，同理，所述下电极层靠近所述基底是指相对于所述下电极层远离所述基底更加靠近所述基底。

本发明提供的半导体存储器及其电容轮廓形成方法中，在基底100上依次形成第一暂时介质层110和第二暂时介质层120，对所述第二暂时介质层120进行刻蚀形成多个电容图案孔170，所述电容图案孔170暴露出所述第一暂时介质层110，通过对准所述电容图案孔170对所述第一暂时介质层110进行等离子体干法刻蚀，形成多个电容轮廓孔180，所述电容轮廓孔180暴露出所述基底100，对所述第一暂时介质层进行等离子体干法刻蚀的过程中施加射频脉冲信号，所述射频脉冲信号具有交替发生的脉冲开时段与脉冲关时段，在所述脉冲关时段所述等离子体干法刻蚀的至少部分反应物被带离反应处，使得形成的所述电容轮廓孔180的侧壁具有不同的斜度，其中，暴露所述第二暂时介质层120的侧壁具有第一斜度，暴露所述第一暂时介质层110的侧壁具有第二斜度，所述第二斜度小于所述第一斜度，从而使得半导体存储器中的电容器轮廓较垂直化，由此避免了电容器之间短路现象的发生，提高最终形成的半导体存储器的性能。

相应的，本发明还提供一种半导体存储器，采用如上所述的半导体存储器的电容轮廓形成方法形成。所述半导体存储器包括：

一基底；及

多个电容器，设置于所述基底上，所述电容器包含下电极层、介电层及上电极层，其中，所述介电层及所述上电极层依序形成于所述下电极层的内外表面，所述下电极层的外表面具有电容图案孔和电容轮廓孔的组合外形，所述下电极层具有靠近所述基底的第一部分和远离所述基底的第二部分，所述第二部分对应所述电容图案孔并具有第一斜度，所述第一部分对应所述电容轮廓孔并具有第二斜度，所述第二斜度小于所述第一斜度。

请参考图9与图11所示，所述半导体存储器包括基底100与电容器300，所述电容器300位于所述基底100上，所述电容器300包含下电极层190、介电层200及上电极层210，其中所述下电极层190的外表面(即远离所述上电极层210的一面)具有电容图案孔和电容轮廓孔的组合外形，所述下电极层190具有靠近所述基底100的第一部分和远离所述基底100的第二部分，所述第二部分对应所述电容图案孔并具有第一斜度，所述第一部分对应所述电容轮廓孔并具有第二斜度，所述第二斜度小于所述第一斜度。

优选的，所述半导体存储器还包括：中间支撑层140，位于所述基底100上且在所述下电极层190的中间位置，以及顶部支撑层150，位于所述基底100上且在所述下电极层190的顶部位置。其中，所述下电极层190具有所述第一斜度y1的侧壁为由所述顶部支撑层150至所述中间支撑层140的区段，所述下电极层190具有所述第二斜度y2的侧壁为由所述中间支撑层140至所述基底100的区段，所述第二斜度y2小于所述第一斜度y1。

如图9所示，所述半导体存储器还包括：位于所述基底100上表面内的连接垫100’，位于所述基底100上的底层支撑层130，以及位于所述电容图案孔与电容轮廓孔内外两侧的多晶硅层220。

从所述中间支撑层140至所述电容轮廓孔的底部，所述电容器的长度(即所述下电极层190在垂直于所述基底100上的长度，亦即高度)与所述电容轮廓孔底部的孔径的比值范围为50～80。优选的，从所述中间支撑层140至所述电容轮廓孔的底部，所述电容器的长度与所述电容轮廓孔底部的孔径的比值范围为57～68。

由于所述下电极层190底部孔径的增大，使得半导体存储器轮廓较垂直化，可以避免半导体存储器之间短路现象的发生，提高最终形成的半导体器件的性能。

相应的，本发明还提供一种半导体存储器，采用如上所述的半导体存储器的电容轮廓形成方法形成。所述半导体存储器包括：

一基底；

一中间支撑层，位于所述基底上；以及

多个电容器，设置于所述基底上，所述电容器包含下电极层、介电层及上电极层，其中，所述介电层及所述上电极层依序形成于所述下电极层的内外表面，以所述中间支撑层为分隔面，所述下电极层具有靠近所述基底的第一部分和远离所述基底的第二部分，所述第一部分的廓孔外形与所述第二部分的廓孔外形为不相同。

请参考图9与图11所示，所述半导体存储器包括基底100与电容器300，所述电容器300位于所述基底100上，所述电容器300包含下电极层190、介电层200及上电极层210，其中所述介电层200位于所述下电极层190的内外表面，所述上电极层210位于所述下电极层190内表面(电容图案孔与电容轮廓孔的内表面)上的所述介电层200上，以所述中间支撑层140为分隔面，所述下电极层190具有靠近所述基底100的第一部分和远离所述基底100的第二部分，所述第一部分的廓孔外形与所述第二部分的廓孔外形为不相同。

优选的，所述电容器的长度与所述电容器的所述下电极层190的顶部外径的比值范围为32～35，所述电容器的长度与所述电容器的所述下电极层190的中间外径的比值范围为34～49，所述电容器的长度与所述电容器的所述下电极层190的底部外径的比值范围为57～68。

综上所述，本发明提供的半导体存储器及其电容轮廓形成方法中，在基底上依次形成第一暂时介质层和第二暂时介质层，对所述第二暂时介质层进行刻蚀形成多个电容图案孔，所述电容图案孔暴露出所述第一暂时介质层，通过对准所述电容图案孔对所述第一暂时介质层进行等离子体干法刻蚀，形成多个电容轮廓孔，所述电容轮廓孔暴露出所述基底，对所述第一暂时介质层进行等离子体干法刻蚀的过程中施加射频脉冲信号，所述射频脉冲信号具有交替发生的脉冲开时段与脉冲关时段，在所述脉冲关时段所述等离子体干法刻蚀的至少部分反应物被带离反应处，使得形成的所述电容轮廓孔的侧壁具有不同的斜度，其中暴露所述第二暂时介质层的侧壁具有第一斜度，暴露所述第一暂时介质层的侧壁具有第二斜度，所述第二斜度小于所述第一斜度，从而使得半导体存储器中的电容器轮廓较垂直化，由此避免了电容器之间短路现象的发生，提高最终形成的半导体存储器的性能。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。