低动态电阻低电容二极管的制作方法

本发明总体上涉及半导体器件，并且更确切地涉及半导体器件中的二极管。

背景技术：

具有低动态电阻和低电容的二极管在电子电路(例如静电放电(esd)保护电路)中是有用的。低电容通过与反向偏置二极管串联的正向偏置二极管的轻掺杂层来实现。反向偏置二极管具有在衬底上方的重掺杂掩埋层，所述重掺杂掩埋层设定击穿电压。在提供期望的击穿电压的同时，二极管的最小化动态电阻和电容是期望的。在一些应用中，期望的击穿电压可以是6伏至8伏。在其它应用中，期望的击穿电压可以明显较高，例如在20伏至40伏的范围中。动态电阻受衬底的电导率限制。增加衬底中的掺杂物密度以改进动态电阻将不利地减小击穿电压。同时实现动态电阻和击穿电压的期望值已经是有问题的。

技术实现要素：

在所描述的示例中，半导体器件包含具有在1×10¹⁸cm^-3以上的掺杂物密度的n型衬底。1微米至5微米厚的具有小于1×10¹⁶cm^-3的掺杂物密度的n型层被设置在n型衬底上。3微米至8微米厚的具有小于1×10¹⁵cm^-3的掺杂物密度的p型层被设置在n型层上。低动态电阻低电容二极管(在本文中被称为半导体器件的lr-lc二极管)包含具有在1×10¹⁷cm^-3以上的峰值掺杂物密度的p型掩埋层，所述p型掩埋层从p型层延伸穿过n型层至n型衬底。lr-lc二极管还包含设置在p型层中的n型区，所述n型区延伸到p型层的顶表面。

在一些示例中，半导体器件包含处于背靠背配置中的第一双向二极管和第二双向二极管。每一个双向二极管包含通过隔离结构分隔开的lr-lc二极管和并联二极管。

附图说明

图1是具有包含lr-lc二极管的双向二极管的示例半导体器件的横截面。

图2a至图2e是在示例形成方法的连续阶段中描绘的图1的半导体器件的横截面。

图3是具有包含lr-lc二极管的一对双向二极管的另一示例半导体器件的横截面。

具体实施方式

附图未必按比例绘制。一些图示说明的动作可以以不同的次序发生和/或与其它动作或事件同时发生。此外，并不需要所有图示说明的动作或事件来实施方法。

半导体器件包含lr-lc二极管。半导体器件具有n型衬底。1微米至5微米厚的轻掺杂n型层被设置在n型衬底上。3微米至8微米厚的轻掺杂p型层被设置在n型层上。lr-lc二极管包含从p型层延伸穿过n型层至n型衬底的局部化p型掩埋层。lr-lc二极管还包含设置在p型层中的n型区(可能是n型阱)，所述n型区延伸到p型层的顶表面；n型区与埋置的p型层隔开至少2微米。在p型掩埋层与n型衬底之间的边界处的第一pn结设定lr-lc二极管的击穿电压。在p型层与n型区之间的边界处的第二pn结设定lr-lc二极管的电容。

lr-lc二极管可以是双向二极管的一部分，该双向二极管包含具有在p型层与n型层之间的第三pn结的并联二极管。并联二极管没有任何p型掩埋层。lr-lc二极管例如通过深槽隔离结构与并联二极管横向隔离；lr-lc二极管和并联二极管共享n型衬底。双向二极管的第一端子耦合到lr-lc二极管的n型区并通过在n型层之上的p型层中的p型区(可能是p型阱)耦合到并联二极管的p型层。双向二极管的第二端子可以耦合到n型衬底。共享n型衬底的一对双向二极管可以具有背靠背配置，其中第一外部连接件连接到所述对中的第一双向二极管的第一端子，并且第二外部连接件连接到所述对中的第二双向二极管的第一端子。

图1是具有包含lr-lc二极管的双向二极管的示例半导体器件的横截面。半导体器件100包含n型衬底102。n型衬底102具有大于1×10¹⁸cm^-3的平均掺杂物密度。例如，衬底102可以是体硅晶圆的一部分。半导体器件100包含设置在衬底102上的硅基半导体材料(例如掺磷晶体硅)的轻掺杂n型层104。n型层104为1微米至5微米厚，并且具有小于1×10¹⁶cm^-3的平均掺杂物密度。n型层104可以是形成于衬底102上的外延层。半导体器件100包含设置在n型层104上的硅基半导体材料(例如掺硼晶体硅)的轻掺杂p型层106。p型层106为3微米至8微米厚，并且具有小于1×10¹⁵cm^-3的平均掺杂物密度。p型层106可以是形成于n型层104上的外延层。

一个或多个隔离结构108横向隔离用于lr-lc二极管114的区域并横向隔离用于并联二极管116的区域。隔离结构108可以是深槽隔离结构108，该深槽隔离结构具有介电内衬(liner)110和在介电内衬110上的被称为多晶硅(polysilicon)的多晶体硅(polycrystallinesilicon)的场板112，如图1中所描绘。隔离结构108的其它物理形式在此示例的范围内。lr-lc二极管114和并联二极管116是双向二极管118的组件。

p型掩埋层120被设置在lr-lc二极管114中，从p型层106延伸穿过n型层104至衬底102。n型层104在图1中以虚线描绘在p型掩埋层120中。p型掩埋层120具有大于1×10¹⁷cm^-3的峰值掺杂物密度。p型掩埋层120可以横向延伸跨过lr-lc二极管114，如图1中所描绘。n型区122在lr-lc二极管114中被设置在p型层106中。n型区122可以是延伸到p型层106的顶表面124的n型阱122。n型区122可以包含接触p型层106的至少100纳米厚的较轻掺杂外部部分126，以及在较轻掺杂外部部分126下方和周围的较重掺杂内部部分128。例如，较轻掺杂外部部分126可以具有1×10¹⁶cm^-3至1×10¹⁷cm^-3的平均掺杂物密度。并且，例如，较重掺杂内部部分128可以具有1×10¹⁷cm^-3至3×10¹⁹cm^-3的平均掺杂物密度。

lr-lc二极管114的第一pn结130在p型掩埋层120与n型衬底102之间的边界处。第二pn结132在p型层106与n型区122之间的边界处。第一pn结130和第二pn结132串联。

lr-lc二极管114的击穿电压通过p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度两者来确定。p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度的期望值可以通过为n型层104的厚度和p型掩埋层120的峰值掺杂物密度选择适当的值来实现。增加n型层104的厚度将会使p型掩埋层120中的掺杂分布的峰值移动远离衬底102，并且因此减小p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度，并且因此增加击穿电压。相反地，增加p型掩埋层120的峰值掺杂物密度将增加p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度，并且因此减小击穿电压。

如果p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度是约2×10¹⁸cm^-3至约5×10¹⁸cm^-3，则击穿电压可以是6伏至8伏。击穿电压的这一范围可以通过具有5×10¹⁹cm^-3至7×10¹⁹cm^-3的平均掺杂物密度的n型衬底102、具有1.5微米至2.5微米的厚度的n型层104以及具有5×10¹⁸cm^-3至1×10¹⁹cm^-3的峰值掺杂物密度的p型掩埋层120来实现。在esd保护电路中使用具有6伏至8伏的击穿电压的lr-lc二极管114可以有利地为具有3伏至5伏的工作范围的逻辑输入/输出端子提供保护。

如果p型掩埋层120在第一pn结130处的掺杂物密度和衬底102在所述第一pn结处的掺杂物密度是约1×10¹⁷cm^-3至约5×10¹⁷cm^-3，则击穿电压可以是20伏至40伏。击穿电压的这一范围可以通过具有1×10¹⁹cm^-3至5×10¹⁹cm^-3的平均掺杂物密度的n型衬底102、具有2.5微米至3.0微米的厚度的n型层104以及具有5×10¹⁷cm^-3至2×10¹⁸cm^-3的峰值掺杂物密度的p型掩埋层120来实现。在esd保护电路中使用具有20伏至40伏的击穿电压的lr-lc二极管114可以有利地为具有10伏至25伏的工作范围的模拟输入/输出端子提供保护。

lr-lc二极管114的电容主要由第二pn结132的电容确定，所述第二pn结的电容受p型层106和n型区122在第二pn结132处的掺杂物密度影响。n型区122与p型掩埋层120间隔至少2微米，这在第二pn结132被反向偏置时为p型层106中的耗尽区提供足够的距离，并且在第二pn结132被正向偏置时在p型层106中提供适当低欧姆值的电阻。

lr-lc二极管114的动态电阻主要由衬底102中的掺杂物密度确定。衬底102中的平均掺杂物密度可以超过5×10¹⁹cm^-3以减小动态电阻。衬底102中的掺杂物密度的期望值(例如在5×10¹⁹cm^-3之上)可以有利地在不降低击穿电压的情况下实现，因为击穿电压可以通过为n型层104的厚度和p型掩埋层120的峰值掺杂物密度选择适当的值来实现，而与衬底102中的掺杂物密度无关。lr-lc二极管114的横向尺寸被选择以提供期望的电流容量。

p型区134(例如p型阱134)在并联二极管116中被设置在p型层106中，延伸到p型层106的顶表面124。在p型区134与n型层104之间存在至少一微米的竖直间距。p型区134可以如图1中所描绘的那样延伸跨过并联二极管116，或者可以从隔离结构108凹入。p型区134具有至少1×10¹⁷cm^-3的平均掺杂物密度并且可以提供到并联二极管116的期望的低电阻接触。并联二极管116的第三pn结136在n型层104与p型层106之间的边界处。lr-lc二极管114中的p型掩埋层120不延伸到并联二极管116中。由于与p型掩埋层120和衬底102的掺杂物密度相比，n型层104和p型层106具有较低的掺杂物密度，因此第三pn结136的击穿电压显著地高于lr-lc二极管114的第一pn结130的击穿电压。并联二极管116的电容由n型层104和p型层106在第三pn结136处的掺杂物密度确定，并且可以与lr-lc二极管114的电容相当。由于与具有较高掺杂物密度的二极管相比，n型层104和p型层106具有较低的掺杂物密度，因此lr-lc二极管114和并联二极管116的电容有利地是较低的。并联二极管116的动态电阻主要由衬底102中的掺杂物密度确定。在衬底102中具有在1×10¹⁸cm^-3以上且尤其在5×10¹⁹cm^-3以上的掺杂物密度可以有利地提供期望的低动态电阻。

双向二极管118的第一端子138电连接到lr-lc二极管114的n型区122并且电连接到并联二极管116的p型区134。第一端子138可以被集成到半导体器件100中，或者可以包括单独的外部连接件，例如引线键合或凸块键合。第二端子140被电连接到衬底102，可能包括焊料或导电管芯附接材料。在双向二极管118的操作期间，在第一端子138上相对于第二端子140为正的电压偏移正向偏置并联二极管116，并且因此通过并联二极管116分流。在第一端子138上相对于第二端子140为负的电压偏移正向偏置第二pn结132，并且造成lr-lc二极管114中的第一pn结130的击穿，因此通过lr-lc二极管114分流。

图2a至图2e是在示例形成方法的连续阶段中描绘的图1的半导体器件的横截面。参考图2a，衬底102具有大于1×10¹⁸cm^-3的平均掺杂物密度。掺杂物可以包含磷和砷以及可能的锑。平均掺杂物密度可以超过5×10¹⁹cm^-3以有利地减小图1的双向二极管118的动态电阻。n型层104通过外延工艺形成于衬底102上，例如通过在550℃下的硅烷的热分解来形成。来自衬底102的n型掺杂物(例如，磷)在外延工艺期间扩散到n型层104中。额外的n型掺杂物(例如，磷化氢和/或砷化氢形式的磷和/或砷)可以在外延工艺期间被引入到n型层104中。n型层104中的来自所有来源的平均掺杂物密度小于1×10¹⁶cm^-3。n型层104的厚度在1微米至5微米之间选择，以提供图1的第一pn结130的期望的击穿电压，如上文所说明。

第一垫(pad)氧化物层142可以形成于n型层104上。第一垫氧化物层142可以通过热氧化形成，并且可以是5纳米至50纳米厚。垫氧化物层142在随后的处理期间保护n型层的表面。第一注入掩模144形成于第一垫氧化物层142上方，该注入掩模暴露出lr-lc二极管114中用于图1的p型掩埋层120的区域。第一注入掩模144覆盖用于并联二极管116的区域。第一注入掩模144可以包含通过光刻工艺形成的光致抗蚀剂，并且可以包含硬掩模材料，例如二氧化硅或氮化硅。第一组p型掺杂物146(例如硼和可能的镓或铟)在由第一注入掩模144暴露的区域中注入到n型层104中，以在垫氧化物层142正下方的n型层104中形成掩埋层注入区148。垫氧化物层142减小注入的p型掺杂物146的沟道效应，限制掩埋层注入区148的深度，这可以在p型掩埋层120中有利地提供更加可重现的掺杂物分布且因此在第一pn结130中提供更加稳定的击穿电压。p型掺杂物146可以具有至少3×10¹³cm^-2的剂量以提供大于1×10¹⁷cm^-3的峰值掺杂物密度。为了提供5×10¹⁸cm^-3至1×10¹⁹cm^-3的峰值掺杂物密度，如在参考图1描述的具有6伏至8伏的击穿电压的lr-lc二极管114的示例中所描述，p型掺杂物146可以具有6×10¹⁴cm^-2至2×10¹⁵cm^-2的剂量。为了提供5×10¹⁷cm^-3至2×10¹⁸cm^-3的峰值掺杂物密度，如在参考图1描述的具有20伏至40伏的击穿电压的lr-lc二极管114的示例中所描述，p型掺杂物146可以具有6×10¹³cm^-2至3×10¹⁴cm^-2的剂量。

在注入p型掺杂物146之后，第一注入掩模144被去除。第一注入掩模144中的光致抗蚀剂可以通过灰化工艺及随后的湿法清洗来去除，所述湿法清洗使用硫酸和过氧化氢的水混合物，或氢氧化铵和过氧化氢的水混合物。第一注入掩模144中的氮化硅可以通过等离子蚀刻工艺来去除。

退火工艺激活掩埋层注入区148中的注入的p型掺杂物146。退火工艺可以是例如快速热处理，所述快速热处理将衬底102和n型层104加热至1000℃至1050℃的温度达20秒至60秒，或者可以是再例如火炉退火，所述火炉退火将衬底102和n型层104加热至850℃至950℃的温度达30分钟至120分钟。第一垫氧化物层142随后例如通过氢氟酸的稀释水缓冲溶液来去除。

参考图2b，p型层106通过另一外延工艺形成于n型层104上。p型掺杂物(例如，硼烷形式的硼)在该外延工艺期间被引入到p型层106中，以提供小于1×10¹⁵cm^-3的平均掺杂物密度。p型层106的厚度在3微米至8微米之间选择，以提供图1的第二pn结132的期望的低电容，同时维持lr-lc二极管114的期望的低动态电阻。在用以形成p型层106的外延工艺期间，图2a的掩埋层注入区148的p型掺杂物向上扩散到p型层106中并向下扩散以接触衬底102，以形成p型掩埋层120。p型掩埋层120的p型掺杂物反掺杂用于lr-lc二极管114的区域中的n型层104。n型层104在图2b至图2e中的p型掩埋层120中用虚线描绘。

参考图2c，第二垫氧化物层150可以形成于p型层106的顶表面124上方，以在随后的处理期间保护顶表面124。可以类似于参考图2a描述的第一垫氧化物层142来形成第二垫氧化物层150。第二注入掩模152形成于第二垫氧化物层150上方，以便暴露出lr-lc二极管114中用于图1的n型区122的区域。第二注入掩模152覆盖用于并联二极管116的区域。第二注入掩模152可以包含通过光刻工艺形成的光致抗蚀剂。包含磷和砷以及可能的锑的第一组n型掺杂物154在由第二注入掩模152暴露的区域中注入到p型层106中，以在第二垫氧化物层150正下方的p型层106中形成第一n型注入区158。例如，第一组n型掺杂物154可以具有1×10¹⁵cm^-2至1×10¹⁶cm^-2的总剂量和用以提供50纳米至200纳米的平均深度的能量，以便为图1的n型区122的较重掺杂内部部分128提供n型掺杂物。包含磷的第二组n型掺杂物156在由第二注入掩模152暴露的区域中注入到p型层106中，以在第一n型注入区158正下方的p型层106中形成第二n型注入区160。例如，第二组n型掺杂物154可以具有1×10¹³cm^-2至1×10¹⁴cm^-2的总剂量和用于磷的250kev值600kev的能量，以便为图1的n型区122的较轻掺杂内部部分126提供n型掺杂物。随后，第二注入掩模152被去除，例如参考图2a的第一注入掩模144所描述。

参考图2d，第三注入掩模162形成于第二垫氧化物层150上方，以便暴露出并联二极管116中用于图1的p型区134的区域。第三注入掩模162覆盖用于lr-lc二极管114的区域。可以类似于图2c的第二注入掩模152来形成第三注入掩模162。第二组p型掺杂物164在由第三注入掩模162暴露的区域中注入到p型层106中，以在第二垫氧化物层150正下方的p型层106中形成p型阱注入区166。例如，p型掺杂物164可以具有1×10¹⁵cm^-2至1×10¹⁶cm^-2的总剂量。随后，第三注入掩模162被去除，例如参考图2a的第一注入掩模144所描述。

参考图2e，隔离结构108被形成为穿过p型层106和n型层104，并延伸到衬底102中，以便横向包围用于lr-lc二极管114的区域且还横向包围用于并联二极管116的区域。可以通过蚀刻穿过p型层106和n型层104并进入p型掩埋层120下方的衬底102中的隔离槽来形成隔离结构108。热氧化物层可以在隔离槽的侧壁和底部上生长，可能地跟随有在p型层106的顶表面124上方并延伸到热氧化物上的隔离槽中的二氧化硅的共形层，所述二氧化硅的共形层通过亚大气压化学气相沉积(sacvd)工艺形成。热氧化物层和sacvd二氧化硅层提供隔离结构108的介电内衬110。多晶硅层形成于sacvd二氧化硅上，并延伸到隔离槽中以形成场板112。多晶硅和sacvd二氧化硅通过回蚀工艺和/或化学机械抛光(cmp)工艺被从p型层106的顶表面124上方去除，留下隔离结构108。介电内衬110中的热氧化物的生长期间的热分布激活注入的n型掺杂物并在图2c的第一n型注入区158和第二n型注入区160中扩散注入的n型掺杂物，以相应地形成n型区122的较重掺杂内部部分128和较轻掺杂内部部分126，并激活注入的p型掺杂物且在图2d的p型阱注入区166中扩散注入的p型掺杂物以形成p型区134。例如火炉退火等可选的热驱动工艺可以被执行以在形成隔离结构108之前或之后进一步扩散注入的n型掺杂物和注入的p型掺杂物。

形成隔离结构108的其它方法在此示例的范围内，可能与激活并扩散注入的n型掺杂物和p型掺杂物的其它方法(例如，火炉退火)合并。通过形成到衬底102、n型区122以及p型区134的电气连接以提供图1的结构而继续半导体器件100的形成。

图3是具有包含lr-lc二极管的一对双向二极管的另一示例半导体器件的横截面。半导体器件300包含第一双向二极管318和第二双向二极管368。第一双向二极管318包含第一lr-lc二极管314和第一并联二极管316；第二双向二极管368包含第二lr-lc二极管370和第二并联二极管372。第一lr-lc二极管314、第一并联二极管316、第二lr-lc二极管370以及第二并联二极管372被隔离结构308横向分隔开。隔离结构308可以是如参考图1所描述的深槽结构，或者可以是其它类型的隔离结构。

半导体器件300形成于n型衬底302上，该n型衬底具有大于1×10¹⁸cm^-3的平均掺杂物密度，如参考图1和图2a所描述。第一双向二极管318和第二双向二极管368共享n型衬底302。1微米至5微米厚的具有小于1×10¹⁶cm^-3的平均掺杂物密度的n型层304形成于衬底302上。n型层304可以通过外延工艺来形成。3微米至8微米厚的具有小于1×10¹⁵cm^-3的平均掺杂物密度的p型层306形成于n型层304上。p型层306也可以通过外延工艺来形成。形成n型层304和p型层306的其它方法在此示例的范围内。

第一lr-lc二极管314包含第一p型掩埋层320，该第一p型掩埋层从p型层306延伸穿过n型层304至衬底302。第一p型掩埋层320具有大于1×10¹⁷cm^-3的峰值掺杂物密度。第一p型掩埋层320局限于第一lr-lc二极管314。例如，第一lr-lc二极管314还包含具有1×10¹⁶cm^-3至3×10¹⁹cm^-3的平均掺杂物密度的第一n型区322，该第一n型区被设置在p型层306中，并延伸到p型层306的顶表面324。第一lr-lc二极管314如参考图1所描述的那样进行操作。

第一并联二极管316包含设置在p型层306中的第一p型区334，该第一p型区延伸到p型层306的顶表面324。第一并联二极管316没有p型掩埋层，例如第一p型掩埋层320。第一并联二极管316用作第一双向二极管318的一部分，如参考图1所描述。

第二lr-lc二极管370类似于第一lr-lc二极管314。第二lr-lc二极管370包含第二p型掩埋层374，该第二p型掩埋层从p型层306延伸穿过n型层304至衬底302。第二p型掩埋层374可以与第一p型掩埋层320同时形成，使得第二p型掩埋层374的峰值掺杂物密度等于第一p型掩埋层320的峰值掺杂物密度。第二p型掩埋层374局限于第二lr-lc二极管370。第二lr-lc二极管370还包含设置在p型层306中的第二n型区376，该第二n型区延伸到p型层306的顶表面324。第二n型区376可以与第一n型区322同时形成，使得第二n型区376的掺杂物密度分布等于第一n型区322的掺杂物密度分布。第二lr-lc二极管370类似于第一lr-lc二极管314进行操作。

第二并联二极管372类似于第一并联二极管316。第二并联二极管372包含设置在p型层306中的第二p型区378，该第二p型区延伸到p型层306的顶表面324。第二p型区378可以与第一p型区334同时形成，使得第二p型区378的平均掺杂物密度等于第一p型区334的平均掺杂物密度。第二并联二极管372也没有p型掩埋层，例如第二p型掩埋层374。第二并联二极管372用作第二双向二极管368的一部分，类似于第一双向二极管318。

半导体器件300的第一端子338直接电耦合到第一n型区322和第一p型区334。半导体器件300的第二端子380直接电耦合到第二n型区376和第二p型区378。在半导体器件300的操作期间，在第一端子338与第二端子380之间的电压偏移产生通过第一双向二极管318和第二双向二极管368的电流。第一双向二极管318和第二双向二极管368的背靠背配置可以有利地提供对电压偏移的对称分流响应。第一双向二极管318和第二双向二极管368的背靠背配置还可以有利地提供比具有相同结构的单个双向二极管更高的有效击穿电压。

在权利要求的范围内，对所描述的实施例进行修改是可能的，并且其它实施例也是可能的。