固态成像器件、固态成像器件的制造方法以及电子设备与流程

本公开涉及一种固态成像器件、固态成像器件的制造方法以及电子设备，特别是涉及一种能够进一步减小芯片尺寸的固态成像器件、固态成像器件的制造方法以及电子设备。

背景技术：

通常，在诸如数码相机或数码摄像机等具有成像功能的电子设备中，例如，使用诸如电荷耦合器件(ccd)或互补金属氧化物半导体(cmos)图像传感器等固态成像器件。固态成像器件具有其中组合有进行光电转换的光电二极管和多个晶体管的像素，并且基于从多个像素输出的像素信号来构建图像，该多个像素配置在其上形成有被摄体的图像的图像平面上。

此外，作为固态成像器件的结构，已知前面照射型和背面照射型，在前面照射型中，光照射到其上形成有光电二极管的半导体基板的前表面上；在背面照射型中，光照射到其上形成有光电二极管的半导体基板的背面上。在背面照射型固态成像器件中，由于配线层设置在光接收面的相对侧的结构，所以光电二极管可以接收更多的光。

此外，作为固态成像器件的安装方法，例如，已知其中电极焊盘设置在半导体基板的像素区域的外侧并且电连接到外部的引线接合方法、其中通过使用焊球将电极焊盘电连接到外部的倒装芯片接合方法等。

例如，专利文献1公开了一种固态成像器件，其具有如下这种结构：玻璃粘合到设有滤色器和片上透镜的半导体基板的光接收面，从半导体基板的背面侧朝向电极焊盘形成贯通孔，重新布线(rewiring)从电极焊盘形成在光接收面的相对侧上，并且焊球安装在基板表面上。

[引用文献列表]

[专利文献]

专利文献1：日本专利申请特开no.2009-158862

技术实现要素：

[本发明要解决的技术问题]

顺便提及地，在前面照射型固态成像装置的背面上形成有引出电极的情况下，需要在配线层上形成电极，使得电极贯通半导体基板。因此，在这种情况下，获得了如下的构成：其中电极焊盘配置在固态成像装置的除了像素区域之外的位置处，并且贯通孔从背面侧形成到电极焊盘，使得贯通孔贯通半导体基板。

然而，在这样的构成中，由于电极焊盘形成在像素区域的外侧，所以芯片尺寸增加了配置与外部连接位置一样多的电极焊盘所需的面积。为此，在将电极引出到背面并安装的方法中，与通过引线接合来引出和安装电极的方法相比，可以减小固态成像器件的芯片尺寸，但是难以大幅减小固态成像器件的芯片尺寸。

鉴于这种情况而完成了本公开，并且本公开的目的是进一步减小芯片尺寸。

[解决问题的方案]

根据本公开一个方面的固态成像器件包括：半导体基板，所述半导体基板设有像素区域，在所述像素区域上多个像素以平面方式配置；配线层，所述配线层层叠在所述半导体基板上并且设有与多个所述像素连接的配线；和支撑基板，所述支撑基板接合到所述配线层并且支撑所述半导体基板，其中用于电连接到外部的多个电极焊盘配置在所述配线层中的在所述半导体基板的平面图中与所述像素区域重叠的位置处，以及在所述支撑基板中的与多个所述电极焊盘相对应的位置处设有贯通孔。

根据本公开一个方面的制造方法是一种固态成像器件的制造方法，所述固态成像器件包括：半导体基板，所述半导体基板设有像素区域，在所述像素区域上多个像素以平面方式配置；配线层，所述配线层层叠在所述半导体基板上并且设有与多个所述像素连接的配线；和支撑基板，所述支撑基板接合到所述配线层并且支撑所述半导体基板，所述方法包括以下步骤：在所述配线层中的在所述半导体基板的平面图中与所述像素区域重叠的位置处形成用于电连接到外部的多个电极焊盘；和在所述支撑基板中的与多个所述电极焊盘相对应的位置处形成贯通孔。

根据本公开一个方面的电子设备包括：固态成像器件，所述固态成像器件包括：半导体基板，所述半导体基板设有像素区域，在所述像素区域上多个像素以平面方式配置；配线层，所述配线层层叠在所述半导体基板上并且设有与多个所述像素连接的配线；和支撑基板，所述支撑基板接合到所述配线层并且支撑所述半导体基板，其中用于电连接到外部的多个电极焊盘配置在所述配线层中的在所述半导体基板的平面图中与所述像素区域重叠的位置处，以及在所述支撑基板中的与多个所述电极焊盘相对应的位置处设有贯通孔。

在本公开的各方面中，用于电连接到外部的多个电极焊盘配置在配线层中的在半导体基板的平面图中与像素区域重叠的位置处，以及在支撑基板中的与多个电极焊盘相对应的位置处设有贯通孔。

[发明效果]

根据本公开的一方面，可以进一步减小芯片尺寸。

附图说明

图1是示出了采用本技术的成像器件的第一实施方案的构成例的图。

图2是示出了成像器件的构成例的平面图。

图3是示出了成像器件的第二实施方案的构成例的图。

图4是说明成像器件的第一制造方法的图。

图5是说明成像器件的第一制造方法的图。

图6是示出了成像器件的第三实施方案的构成例的图。

图7是说明成像器件的第二制造方法的图。

图8是说明成像器件的第二制造方法的图。

图9是示出了图3的成像器件的变形例的图。

图10是示出了成像器件的第四实施方案的构成例的图。

图11是示出了成像器件的第五实施方案的构成例的图。

图12是说明成像器件的第三制造方法的图。

图13是说明成像器件的第三制造方法的图。

图14是说明成像器件的第三制造方法的图。

图15是说明成像器件的第三制造方法的第一变形例的图。

图16是说明成像器件的第三制造方法的第二变形例的图。

图17是说明成像器件的第三制造方法的第三变形例的图。

图18是说明成像器件的第三制造方法的第三变形例的图。

图19是说明成像器件的第三制造方法的第三变形例的图。

图20是说明成像器件的第三制造方法的第三变形例的图。

图21是示出了成像器件的第六实施方案的构成例的图。

图22是说明成像器件的第四制造方法的图。

图23是说明成像器件的第四制造方法的图。

图24是说明成像器件的第四制造方法的图。

图25是说明成像器件的第四制造方法的图。

图26是说明成像器件的第四制造方法的图。

图27是说明成像器件的第七构成例的图。

图28是说明成像器件的第七构成例的图。

图29是示出了成像装置的构成例的框图。

图30是示出了图像传感器的使用例的图。

具体实施方式

在下文中，参照附图对采用本技术的具体实施方案进行详细地说明。

<成像器件的第一构成例>

图1是示出了采用本技术的成像器件的第一实施方案的构成例的图。

图1示出了成像器件11的示意性断面构成。通过从图1中的下方顺序地层叠支撑基板12、多层配线层13、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17和玻璃保护基板18来形成成像器件11。例如，成像器件11是背面照射型固态成像器件，其将光从半导体基板14的背面(图1的上侧)照射到形成在半导体基板14上的像素上。

支撑基板12是支撑被减薄以使像素接收从背面侧照射的光的半导体基板14的基板。

多层配线层13是其中连接到形成在半导体基板14上的像素的配线具有多层结构的配线层。在图1的例子中，多层配线层13具有其中第一配线层21-1和第二配线层21-2从半导体基板14侧层叠的双层结构，并且构成这些层的配线例如由诸如铜等导电性连接导体形成。此外，在多层配线层13中，在相对于第一配线层21-1和第二配线层21-2的支撑基板12侧设有电极焊盘层22。然后，在多层配线层13中，第一配线层21-1、第二配线层21-2、电极焊盘层22和连接各层的贯通电极通过层间绝缘膜23绝缘。

此外，例如，构成电极焊盘层22的多个电极焊盘24由诸如铝等导电性连接导体形成，并且在支撑基板12的各相应位置处设有形成为贯通支撑基板12的贯通孔25。因此，电极焊盘24通过贯通孔25开口，并且可用于电连接到成像器件11的外部。在图1的例子中，在电极焊盘层22上配置有三个电极焊盘24-1～24-3，并且在支撑基板12上形成有分别对应于电极焊盘24-1～24-3的三个贯通孔25-1～25-3。

例如，半导体基板14是通过使诸如单晶硅等材料减薄而形成的晶圆(wafer)。多个像素以矩阵形状配置在半导体基板14上。

对于配置在半导体基板14上的多个像素中的每个像素，通过以平面方式配置透射由各像素接收的颜色(例如，红色、绿色和蓝色的三原色)的光的滤光器来形成滤色器层15。对于配置在半导体基板14上的多个像素中的每个像素，通过以平面方式配置将光聚集到各像素的微透镜来形成片上透镜层16。

玻璃密封树脂层17是由用于以无腔的方式将玻璃保护基板18接合到半导体基板14的透明树脂构成的层。玻璃保护基板18是用于保护成像器件11的光接收面的由透明玻璃形成的基板。

在具有这种构成的成像器件11中，电极焊盘24形成在其中在半导体基板14上的形成有像素的像素区域的正下方，使得在成像器件11的平面图中该电极焊盘与像素区域重叠。

这里，图2示出了当从支撑基板12侧观察成像器件11时的示意性构成。

如图2所示，在成像器件11的平面图中，几乎整个中心区域被形成为像素区域31，并且光学黑色区域32形成在像素区域31的侧面。

像素区域31是在半导体基板14中设有像素的区域，该像素输出构成由成像器件11拍摄的图像的像素信号，并且在像素区域31上多个像素以平面方式配置。光学黑色区域32是光学遮光的并且其中配置有当构建由成像器件11拍摄的图像时输出用作黑色基准的像素信号的像素的区域。

然后，在成像器件11中，如图所示，多个电极焊盘24在与像素区域31重叠的位置配置成网格形状。以这种方式，由于在平面图中多个电极焊盘24配置成与像素区域31重叠，所以可以减小成像器件11的芯片尺寸。

例如，在常规的成像器件中，由于电极焊盘在平面图中配置在像素区域的外侧，而不与像素区域重叠，所以需要将芯片尺寸设计成较大以包括在像素区域的外侧形成电极焊盘所需的面积。

相反，在成像器件11中，由于由铝构成的电极焊盘24设置在多层配线层13的支撑基板12侧，并且贯通孔25形成为向电极焊盘24开口，如图1所示，所以电极焊盘24可以配置在像素区域31的正下方。因此，与现有技术相比，可以减小成像器件11的芯片尺寸，而不会对配置在像素区域31上的像素产生不良影响，即，不会对成像器件11所拍摄的图像产生不良影响。

也就是说，例如，与具有相同视角的成像器件相比，成像器件11的尺寸可以减小，原因是与其中沿像素区域31的横向方向引出配线的构成相比，配线可以引出到像素区域31正下方的位置。此外，由于可以缩短成像器件11的配线，所以可以稳定电源并降低功耗。此外，由于成像器件11可以在像素的正下方的位置处安装到具有不同芯片尺寸的其他基板(例如，后述的图28中的逻辑电路板62)上，所以可以在不增加芯片尺寸的情况下获得更强的功能。

此外，在图2所示的例子中，几乎所有的电极焊盘24都配置在与像素区域31重叠的位置处，但是例如，可以是一部分电极焊盘24配置在像素区域31的外侧。也就是说，在多个电极焊盘24中，由于电极焊盘24的至少一部分配置在与像素区域31重叠的位置处，所以可以减小成像器件11的芯片尺寸。

此外，在图1所示的成像器件11中，电极焊盘24由与构成第二配线层和第一配线层21-1的配线不同的铝构成。相反，例如，成像器件11的电极焊盘可以由与构成第二配线层和第一配线层21-1的配线相同的铜构成。

<成像器件的第二构成例>

图3是示出了成像器件11的第二构成例的断面图。此外，在图3所示的成像器件11a中，对与图1的成像器件11共同的构成用相同的附图标记来表示，并且省略对其的详细说明。

如图3所示，通过从图3中的下方顺序地层叠支撑基板12、多层配线层13a、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17和玻璃保护基板18来形成成像器件11a。

多层配线层13a设有第一配线层21-1和第二配线层21-2，但是没有设置图1所示的电极焊盘层22。然后，在多层配线层13a中，在第二配线层21-2的一部分上配置有电极焊盘26-1～26-3。例如，电极焊盘26-1～26-3可以通过使构成第二配线层21-2的配线图案化来形成，并且由与第二配线层21-2相同的铜构成。

此外，在成像器件11a中，类似于图1的成像器件11，贯通孔25-1～25-3形成为贯通支撑基板12，使得电极焊盘26-1～26-3开口。然后，类似于图2所示的电极焊盘24，电极焊盘26在与像素区域31重叠的位置处配置成网格形状。

以这种方式，在成像器件11a中，例如，最靠近支撑基板12的配线层21的一部分用作电极焊盘26，而在多层配线层13a上未设置用于电连接到外部的电极焊盘层22(图1)。此外，例如，在以多层结构层叠在多层配线层13a上的配线层21中，可以使用最靠近支撑基板12的配线层21之外的配线层21的一部分作为电极焊盘26。在这种情况下，贯通孔25形成为向电极焊盘26开口。

在具有这种构成的成像器件11a中，类似于图1的成像器件11，与现有技术相比，通过将电极焊盘26配置在半导体基板14的像素区域31(图2)的正下方的位置的结构，可以减小芯片尺寸。

<成像器件的第一制造方法>

参照图4和图5对图3的成像器件11a的制造方法进行说明。

首先，在第一步骤中，将多层配线层13a层叠在半导体基板14的前表面上，并且将支撑基板12从半导体基板14的上侧贴合到半导体基板上，并使得多层配线层13a夹在其间。这里，在制造成像器件时，通过其中电极焊盘位于半导体基板14的像素区域31(图2)的正上方的配置，将形成在多层配线层13a上的多个电极焊盘26形成为与像素区域31重叠。然后，使包括支撑基板12、多层配线层13a和半导体基板14的中间结构反转，以从背面侧使半导体基板14减薄。然后，如图4的第一阶段所示，将滤色器层15和片上透镜层16层叠在半导体基板14的背面上。

在第二步骤中，将变为玻璃密封树脂层17的粘合剂涂布到包括片上透镜层16的半导体基板14的整个背面上，使得玻璃保护基板18粘合到其上。因此，如图4的第二阶段所示，通过玻璃密封树脂层17将玻璃保护基板18和半导体基板14接合成无腔结构。

在第三步骤中，如图4的第三阶段所示，使包括支撑基板12、多层配线层13a、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17和玻璃保护基板18的中间结构反转。

在第四步骤中，如图5的第一阶段所示，例如，通过使用诸如研磨和抛光等背面研磨技术将支撑基板12减薄至约100μm。

在第五步骤中，如图5的第二阶段所示，在支撑基板12上形成抗蚀剂图案33。例如，通过在支撑基板12的整个表面上形成抗蚀剂膜并对抗蚀剂膜进行图案化以使与电极焊盘26-1～26-3相对应的位置开口来形成抗蚀剂图案33。

在第六步骤中，通过使用例如干法蚀刻方法等对支撑基板12进行处理，使得在与每个电极焊盘26-1～26-3相对应的位置处形成孔，以贯通支撑基板12到达多层配线层13a。然后，通过使用支撑基板12作为掩模来去除多层配线层13a的层间绝缘膜23的一部分，使得贯通孔25-1～25-3形成为贯通到电极焊盘26-1～26-3，如图5的第三阶段所示。

然后，通过将抗蚀剂图案33去除以切割成规定外形来制造图3所示的成像器件11a。

如上所述，可以通过在半导体基板14的光接收面侧层叠滤色器层15和片上透镜层16、然后在支撑基板12中形成贯通孔25的制造方法来制造成像器件11a。

此外，例如，在日本专利申请特开no.2009-277732的第15～21段详细说明了在存在于半导体基板14和支撑基板12之间的多层配线层13a上形成电极焊盘26-1～26-3的方法。类似地，例如，在日本专利申请特开no.2009-277732的第22～30段中也详细说明了在背面照射型成像器件11a中形成滤色器层15和片上透镜层16的方法。

<成像器件的第三构成例>

图6是示出了成像器件11的第三构成例的断面图。此外，在图6所示的成像器件11b中，对与图3的成像器件11a共同的构成用相同的附图标记来表示，并且省略对其的详细说明。

如图6所示，类似于图3的成像器件11a，通过层叠支撑基板12、多层配线层13a、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17和玻璃保护基板18来形成成像器件11b。此外，在成像器件11b中，类似于图3的成像器件11a，在多层配线层13a上配置有电极焊盘26-1～26-3，并且在支撑基板12中形成有贯通孔25-1～25-3，使得电极焊盘26-1～26-3开口。

然后，在成像器件11b中，在贯通孔25的整个侧表面上和支撑基板12的整个上表面上形成有绝缘膜41，并且贯通电极42-1～42-3设置成通过绝缘膜41而与支撑基板12绝缘，并与电极焊盘26-1～26-3电连接。

例如，绝缘膜41由具有绝缘性的sio2膜、sin膜等形成，并且使支撑基板12与贯通电极42-1～42-3绝缘。

贯通电极42在贯通孔25的底表面部分处与电极焊盘26-1～26-3电连接，并且形成为通过贯通孔25延伸到支撑基板12的上表面。例如，贯通电极42的支撑基板12的上表面侧部分用于电连接到成像器件11b的外部。

在具有这种构成的成像器件11b中，类似于图3的成像器件11a，与现有技术相比，通过其中电极焊盘26和贯通电极42配置在半导体基板14的像素区域31(图2)的正下方的位置的结构，可以减小芯片尺寸。

<成像器件的第二制造方法>

参照图7和图8对图6的成像器件11b的制造方法进行说明。

首先，进行与参照图4和图5说明的第一到第六步骤类似的步骤。因此，制造了其中贯通孔25-1～25-3形成在支撑基板12中而使得电极焊盘26-1～26-3开口的中间结构。

接着，在第十一步骤中，如图7的第一阶段所示，例如，通过等离子体化学气相沉积(cvd)法在包括贯通孔25的底表面和侧表面的支撑基板12的整个上表面上形成绝缘膜41。

在第十二步骤中，如图7的第二阶段所示，通过使用例如回蚀方法去除贯通孔25的底表面的绝缘膜41而使电极焊盘26暴露。

在第十三步骤中，如图7的第三阶段所示，通过使用例如溅射法在包括贯通孔25的底表面和侧表面的支撑基板12的整个上表面上形成阻挡金属膜(未示出)，然后形成晶种层(seedlayer)43。

这里，阻挡金属膜形成为防止连接导体(在成像器件11b的构成例中形成贯通电极42的铜)的扩散。作为阻挡金属膜，例如，可以使用钛(ti)、钨(w)、钛或钨的氧化物膜等。此外，其合金可以用作阻挡金属膜。此外，钛优选用作成像器件11b中的阻挡金属膜。例如，晶种层43在当通过电极电镀法掩埋连接导体时用作电极。

在第十四步骤中，如图8的第一阶段所示，在其中在晶种层43的上表面上不形成贯通电极42-1～42-3的预定区域中形成抗蚀剂图案33。

在第十五步骤中，如图8的第二阶段所示，通过对连接导体进行电镀直到贯通电极42变厚，在晶种层43的未设置抗蚀剂图案33的位置处形成镀层44。

在第十六步骤中，去除抗蚀剂图案33，然后，通过例如湿法蚀刻来去除形成在抗蚀剂图案33下方的晶种层43和阻挡金属膜(未示出)。因此，通过晶种层43连续的镀层44变成独立的，然后，如图8的第三阶段所示，形成贯通电极42-1～42-3。此时，在支撑基板12的上表面上形成重新布线。

然后，通过切割成规定的外形来制造图6所示的成像器件11b。

如上所述，可以通过在半导体基板14的光接收面侧层叠滤色器层15和片上透镜层16、在支撑基板12中形成贯通孔25、接着形成贯通电极42的制造方法来制造成像器件11b。

此外，成像器件11b可以在图6所示的构成状态下使用，但是如果需要，该成像器件也可以用于其中在贯通电极42上设有焊球的构成中。

例如，图9示出了成像器件11b的变形例。如图9的上部分所示，涂布光敏阻焊剂34，然后使其进行曝光和显影，使得贯通电极42的在支撑基板12的上表面上的一部分开口，作为用于将焊球安装到其上的着陆部(landportion)。然后，例如，如图9的下部分所示，通过使用球转移方法(balltransfermethod)将焊球35-1～35-3安装在着陆部上，并分别电连接到贯通电极42-1～42-3。

<成像器件的第四构成例>

图10是示出了成像器件11的第四构成例的断面图。此外，在图10所示的成像器件11c中，对与图6的成像器件11b共同的构成用相同的附图标记来表示，并且省略对其的详细说明。

如图10所示，类似于图6的成像器件11b，通过层叠支撑基板12、多层配线层13a、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17和玻璃保护基板18来形成成像器件11c。此外，在成像器件11c中，类似于图6的成像器件11b，在多层配线层13a上配置有电极焊盘26-1～26-3，在支撑基板12中形成有贯通孔25-1～25-3，使得电极焊盘26-1～26-3开口，并且形成有绝缘膜41。

然后，成像器件11c具有在贯通孔25内形成埋入型贯通电极45的构成。例如，可以通过在上述第十五步骤(图8的第二阶段)中进行电极电镀时用连接导体掩埋贯通孔25来形成埋入型贯通电极45。

类似于图6的成像器件11b，与现有技术相比，通过其中电极焊盘26和埋入型贯通电极45配置在半导体基板14的像素区域31(图2)的正下方的位置的结构，可以减小具有这种构成的成像器件11c的芯片尺寸。

<成像器件的第五构成例>

图11是示出了成像器件11的第五构成例的断面图。此外，在图11所示的成像器件11d中，对与图3的成像器件11a共同的构成用相同的附图标记来表示，并且省略对其的详细说明。

如图11所示，通过层叠支撑基板12d、多层配线层13d、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17和玻璃保护基板18来形成成像器件11d。

成像器件11d具有其中设置在第二配线层21-2上的电极焊盘26-1～26-6暴露于多层配线层13d的前表面的构成。然后，形成为贯通支撑基板12d的贯通电极46-1～46-6在支撑基板12d与多层配线层13d之间的接合表面处连接到电极焊盘26-1～26-6。例如，通过将多层配线层13d和支撑基板12d混合键合而形成成像器件11d，在该支撑基板12d中通过绝缘膜(未示出)将贯通电极46-1～46-6预先掩埋到贯通孔中。

此外，成像器件11d具有如下这种构成：其中掩埋的电极焊盘52-1～52-6形成在支撑基板12d的与贯通电极46-1～46-6相对应的前表面上，以便被形成在支撑基板12d的整个表面上的绝缘膜51掩埋。

类似于图3的成像器件11a，与现有技术相比，通过其中电极焊盘26和掩埋的电极焊盘52配置在半导体基板14的像素区域31(图2)的正下方的位置的结构，可以减小具有这种构成的成像器件11d的芯片尺寸。

<成像器件的第三制造方法>

参照图12～14对图11的成像器件11d的制造方法进行说明。

首先，在第二十一步骤中，如图12的第一阶段所示，在支撑基板12d中形成具有未贯通支撑基板12d的长度的非贯通孔47-1～47-6。

例如，在支撑基板12d的上表面上形成设有直径为约2.0μm～10.0μm的开口部的抗蚀剂图案，并且通过使用抗蚀剂图案作为掩模来进行干法蚀刻，以形成深度为约30μm～80μm的通孔。然后，在去除抗蚀剂图案之后，在扩散炉中形成热氧化物膜，或者通过cvd装置形成lp-sin膜。接着，例如，通过溅射法形成钨的阻挡金属膜并形成铜的晶种层，并且通过使用电极电镀法用铜填充通孔。然后，通过化学机械抛光(cmp)法去除多余的铜以形成混合键合焊盘(hybridbondingpad)并进行平坦化处理。利用这种方法，可以在支撑基板12d中形成非贯通孔47-1～47-6。

另一方面，在半导体基板14的多层配线层13d中，通过使用镶嵌法在半导体基板14的像素区域31的正下方(在该步骤中为正上方)的位置处形成连接到支撑基板12d的非贯通孔47-1～47-6的电极焊盘26-1～26-6。

在第二十二步骤中，如图12的第二阶段所示，将支撑基板12d接合到层叠在半导体基板14上的多层配线层13d。此时，通过相同的导体使多层配线层13d的电极焊盘26-1～26-6和支撑基板12d的非贯通孔47-1～47-6接合(cu-cu接合)，并且在使支撑基板12d和层间绝缘膜23彼此面对的同时使其混合键合。

在第二十三步骤中，如图12的第三阶段所示，使包括支撑基板12d、多层配线层13d和半导体基板14的中间结构反转。

在第二十四步骤中，如图12的第四阶段所示，从背面侧使半导体基板14减薄。

在第二十五步骤中，如图13的第一阶段所示，将滤色器层15和片上透镜层16层叠在半导体基板14的背面上。

在第二十六步骤中，如图13的第二阶段所示，将变为玻璃密封树脂层17的粘合剂涂布到包括片上透镜层16的半导体基板14的整个背面侧，使得玻璃保护基板18粘合到其上。因此，玻璃保护基板18和半导体基板14通过玻璃密封树脂层17接合为无腔结构。

在第二十七步骤中，如图13的第三阶段所示，使包括支撑基板12d、多层配线层13d、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17和玻璃保护基板18的中间结构反转。

在第二十八步骤中，通过使用诸如研磨和抛光等背面研磨技术来使支撑基板12d减薄，使非贯通孔47-1～47-6的头部突出，并且通过湿法蚀刻或干法蚀刻来雕刻支撑基板12d的整个表面。因此，非贯通孔47-1～47-6贯通支撑基板12d，从而如图14的第一阶段所示，形成贯通电极46-1～46-6。此外，贯通电极46-1～46-6的前端可以形成为从支撑基板12d突出。

在第二十九步骤中，如图14的第二阶段所示，在支撑基板12d的整个表面上形成绝缘膜51。此时，例如，通过使用200℃以下的低温cvd法来形成绝缘膜51，在该温度下不会对滤色器层15造成损坏。

在第三十步骤中，为了形成掩埋的电极焊盘52-1～52-6，在绝缘膜51上形成抗蚀剂图案，并且根据干法蚀刻方法对绝缘膜51进行开槽加工。然后，类似于镶嵌法，根据溅射法形成阻挡金属膜和晶种层，接着，通过使用电极电镀法和cmp法形成掩埋的电极焊盘52-1～52-6，如图14的第三阶段所示。

然后，通过切割成规定的外形来制造图11所示的成像器件11d。

如上所述，可以通过将设有变为贯通电极46的非贯通孔47的支撑基板12d接合到半导体基板14、然后将滤色器层15和片上透镜层16层叠在半导体基板14的光接收面侧的制造方法来制造成像器件11d。因此，在成像器件11d中，由于可以在形成变为贯通电极46的非贯通孔47时应用高温处理，所以可以进一步提高可靠性。

也就是说，通常，在具有滤色器层15的构成中，由于在形成滤色器层15之后的处理温度存在限制，所以在形成背面侧电极的过程中必须维持250℃以下的低温。为此，由于难以形成致密的氧化物膜以使贯通支撑基板12的贯通孔的内部绝缘，所以存在可靠性可能会降低的可能性。

相反，在成像器件11d中，由于在形成滤色器层15之前形成变为贯通电极46的非贯通孔47，所以可以通过高温处理来形成用于使贯通电极46与支撑基板12d绝缘的绝缘膜。例如，在成像器件11d中，可以在高于滤色器层15的耐热温度的温度下形成绝缘膜(硅隔离膜)。因此，在成像器件11d中，由于可以通过形成具有高绝缘电阻的绝缘膜来获得贯通电极46相对于支撑基板12d的令人满意的绝缘性，所以可以避免可靠性的降低。

此外，成像器件11d的制造方法不限于参照图12～14说明的步骤。

参照图15对成像器件11d的制造方法的第一变形例进行说明。

例如，在通过上述第二十八步骤(图14的第一阶段)对支撑基板12d进行减薄时，在非贯通孔47-1～47-6的头部突出之前停止减薄。

然后，在第四十一步骤中，在支撑基板12d上形成设有与掩埋的电极焊盘52-1～52-6对应的开口部的抗蚀剂图案33，并且通过干法蚀刻对支撑基板12d进行雕刻。此外，非贯通孔47-1～47-6此时受到氧化保护。此外，通过使用200℃以下的低温cvd法来形成绝缘膜(未示出)，在该温度下不会对滤色器层15造成损坏。接着，在支撑基板12d的前表面的氧化物膜没有被去除的范围内的整个表面上进行回蚀处理，使得非贯通孔47-1～47-6贯通支撑基板12d以变为如图15的上侧所示的贯通电极46-1～46-6。

接着，在第四十二步骤中，类似于镶嵌法，根据溅射法形成阻挡金属膜和晶种层，然后通过使用电极电镀法和cmp法来形成掩埋在支撑基板12d中的掩埋的电极焊盘52-1～52-6。然后，通过去除抗蚀剂图案33，可以形成如图15的下侧所示的其中掩埋的电极焊盘52-1～52-6掩埋在支撑基板12d中的结构。

可以通过这种制造方法来制造成像器件11d。

参照图16对成像器件11d的制造方法的第二变形例进行说明。

例如，在通过上述第二十八步骤(图14的第一阶段)对支撑基板12d进行减薄时，在非贯通孔47-1～47-6的头部突出之前停止减薄。

然后，在第五十一步骤中，例如，通过湿法蚀刻来对支撑基板12d的整个表面进行回蚀，使得非贯通孔47-1～47-6贯通支撑基板12d而变为如图16的上侧所示的贯通电极46-1～46-6。此时，贯通电极46-1～46-6受到氧化保护并被蚀刻成使得前端从支撑基板12d突出。

接着，在第五十二步骤中，如图16的中间部分所示，例如，在支撑基板12d的整个表面上形成由诸如阻焊剂等有机树脂构成的绝缘膜53。

然后，通过cmp法、背面研磨法(backgrindingmethod)或表面平面化(顺序研磨(bytegrinding))法对绝缘膜53进行减薄，使得贯通电极46-1～46-6的头部突出，如图16的下侧所示。以这种方式，可以形成其中贯通电极46-1～46-6的前端面从绝缘膜53暴露并用作电极焊盘的结构。

可以通过这种制造方法来制造成像器件11d。

参照图17～20对成像器件11d的制造方法的第三变形例进行说明。

例如，在第六十一步骤中，如图17的第一阶段所示，类似于上述第二十二步骤(图12的第二阶段)，将支撑基板12d接合到层叠在半导体基板14上的多层配线层13d。

在第六十二步骤中，如图17的第二阶段所示，对支撑基板12d进行减薄并且在非贯通孔47-1～47-6暴露之前停止减薄。可选择地，可以在非贯通孔47-1～47-6暴露时停止减薄。

在第六十三步骤中，在支撑基板12d上形成设有形成为与非贯通孔47-1～47-6对应的开口部的抗蚀剂图案33，并且通过使用抗蚀剂图案33作为掩模而在支撑基板12d上进行开槽加工。因此，非贯通孔47-1～47-6贯通支撑基板12d，并且如图17的第三阶段所示，形成贯通电极46-1～46-6。

在第六十四步骤中，去除抗蚀剂图案33，然后在支撑基板12d上形成绝缘膜51。此时，由于未形成滤色器层15，所以可以在用于形成普通铜配线的例如约400℃的温度下形成绝缘膜51。然后，将整个表面回蚀到支撑基板12d的前表面未暴露的程度，使得如图17的第四阶段所示，暴露出贯通电极46-1～46-6。

在第六十五步骤中，类似于镶嵌法，根据溅射法形成阻挡金属膜和晶种层，然后进行电极电镀法和cmp法，从而形成掩埋在支撑基板12d中的掩埋的电极焊盘52-1～52-6并使其平坦化。接着，如图18的第一阶段所示，掩埋的电极焊盘52-1～52-6被绝缘膜51掩埋以被盖住。

在第六十六步骤中，如图18的第二阶段所示，将例如由硅基板形成的临时基板54接合到绝缘膜51。

在第六十七步骤中，如图18的第三阶段所示，使包括支撑基板12d、多层配线层13d、半导体基板14、绝缘膜51和临时基板54的中间结构反转。

在第六十八步骤中，如图19的第一阶段所示，从背面侧对半导体基板14进行减薄。

在第六十九步骤中，如图19的第二阶段所示，将滤色器层15和片上透镜层16层叠在半导体基板14的背面上。

在第七十步骤中，如图19的第三阶段所示，将变为玻璃密封树脂层17的粘合剂涂布到包括片上透镜层16的半导体基板14的整个背面侧，使得玻璃保护基板18粘合到其上。因此，通过玻璃密封树脂层17将玻璃保护基板18和半导体基板14接合成无腔结构。

在第七十一步骤中，如图20的第一阶段所示，使临时基板54与中间结构分离。

在第七十二步骤中，如图20的第二阶段所示，使包括支撑基板12d、多层配线层13d、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17、玻璃保护基板18和绝缘膜51的中间结构反转。

在第七十三步骤中，如图20的第三阶段所示，在绝缘膜51上形成抗蚀剂图案，使得掩埋的电极焊盘52-1～52-6暴露并且根据干法蚀刻方法对绝缘膜51进行开槽加工。可选择地，可以通过在绝缘膜51的整个表面上进行回蚀处理来暴露掩埋的电极焊盘52-1～52-6。

可以通过这种制造方法来制造成像器件11d。然后，在该制造方法中，由于如上所述可以对贯通电极46-1～46-3的周边应用高温处理，所以可以提高成像器件11d的可靠性。

<成像器件的第六构成例>

图21是示出了成像器件11的第六构成例的断面图。此外，在图21所示的成像器件11e中，对与图3的成像器件11a共同的构成使用相同的附图标记来表示，并且省略对其的详细说明。

如图21所示，通过层叠支撑基板12e、多层配线层13a、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17和玻璃保护基板18来形成成像器件11e。

在成像器件11e中，电极焊盘55-2和55-3形成为暴露于支撑基板12e的前表面，电极焊盘55-2与贯通电极46-2电连接，并且电极焊盘55-3与贯通电极46-3电连接。

然后，在成像器件11e中，焊球56-1～56-3形成为从形成在支撑基板12e的整个表面上的绝缘膜51突出。焊球56-1与贯通电极46-1电连接，焊球56-2与电极焊盘55-2电连接，焊球56-3与电极焊盘55-3电连接。也就是说，在成像器件11e中，电极焊盘26-1～26-3分别通过焊球56-1～56-3连接到外部。

类似于图3的成像器件11a，与现有技术相比，通过其中电极焊盘26和焊球56-1～56-3配置在半导体基板14的像素区域31(图2)的正下方的位置的结构，可以减小具有这种构成的成像器件11e的芯片尺寸。例如，可以使用焊球56-1～56-3通过倒装芯片接合将成像器件11e安装在其他基板上。

<成像器件的第四制造方法>

参照图22～26对图21的成像器件11e的制造方法进行说明。

首先，在第八十一步骤中，如图22的第一阶段所示，将多层配线层13a层叠在半导体基板14的前表面上。

在第八十二步骤中，如图22的第二阶段所示，通过多层配线层13a从半导体基板14的上侧接合支撑基板12e。

在第八十三步骤中，例如，通过使用诸如研磨和抛光等背面研磨技术将支撑基板12e减薄至约100μm。然后，如图22的第三阶段所示，在支撑基板12e中的与电极焊盘26-1～26-3相对应的位置处形成贯通孔，以掩埋贯通电极46-1～46-3，并且对支撑基板12e的前表面进行开槽加工，以形成电极焊盘55-2和55-3。

在第八十四步骤中，如图23的第一阶段所示，在支撑基板12e的整个表面上形成绝缘膜51。此时，由于未形成滤色器层15，所以可以在用于形成普通铜配线的例如约400℃的温度下形成绝缘膜51。

在第八十五步骤中，如图23的第二阶段所示，在绝缘膜51中形成开口部，以形成在后面的步骤中焊球56-1～56-3安装在其中的着陆部，使得贯通电极46-1以及电极焊盘55-2和55-3暴露。

在第八十六步骤中，如图23的第三阶段所示，在绝缘膜51的整个表面上形成氧化硅膜57，以掩埋着陆部，并使其表面平坦化。

在第八十七步骤中，如图24的第一阶段所示，将例如由硅基板形成的临时基板54接合到氧化硅膜57。

在第八十八步骤中，如图24的第二阶段所示，使包括支撑基板12e、多层配线层13a、半导体基板14、绝缘膜51、氧化硅膜57和临时基板54的中间结构反转。

在第八十九步骤中，如图24的第三阶段所示，从背面侧对半导体基板14进行减薄。

在第九十步骤中，如图25的第一阶段所示，将滤色器层15和片上透镜层16层叠在半导体基板14的背面上。

在第九十一步骤中，如图25的第二阶段所示，将变为玻璃密封树脂层17的粘合剂涂布到包括片上透镜层16的半导体基板14的整个背面侧，使得玻璃保护基板18粘合到其上。因此，通过玻璃密封树脂层17将玻璃保护基板18和半导体基板14接合成无腔结构。

在第九十二步骤中，如图25的第三阶段所示，使临时基板54与中间结构分离。

在第九十三步骤中，如图26的第一阶段所示，使包括支撑基板12e、多层配线层13a、半导体基板14、滤色器层15、片上透镜层16、玻璃密封树脂层17、玻璃保护基板18、绝缘膜51和氧化硅膜57的中间结构反转。

在第九十四步骤中，如图26的第二阶段所示，去除氧化硅膜57以使着陆部开口。

在第九十五步骤中，如图26的第三阶段所示，将焊球56-1～56-3形成为电连接到贯通电极46-1以及电极焊盘55-2和55-3。

然后，通过切割成规定的外形来制造图21所示的成像器件11e。

如上所述，可以通过形成贯通电极46-1～46-3以贯通支撑基板12e、然后将滤色器层15和片上透镜层16层叠在半导体基板14的光接收面侧的制造方法来制造成像器件11e。此时，在成像器件11e中，由于可以如上所述对贯通电极46-1～46-3的周边应用高温处理，所以可以进一步提高可靠性。

<成像器件的第七构成例>

参照图27和图28对成像器件11的第七构成例进行说明。

例如，成像器件11可以形成晶圆级芯片尺寸封装件(csp)，其通过将晶圆上芯片(chiponwafer)层叠在设有逻辑电路、存储电路等的半导体基板上而获得。

例如，如图27的上部分所示，类似于图21的成像器件11e，设置有焊球56-1～56-6，并且通过包括支撑基板12、多层配线层13a、半导体基板14、滤色器层15-1和15-2、片上透镜层16-1和16-2、玻璃密封树脂层17和玻璃保护基板18来形成中间结构。

然后，如图27的下部分所示，通过切割而将用作成像器件的两个芯片61-1和61-2分离并将其切割成规定的外形。这里，滤色器层15-1和15-2以及片上透镜层16-1和16-2以这种方式在分离的位置处不连续。

接着，如图28的上部分所示，芯片61-1安装在逻辑电路板62上。例如，逻辑电路板62具有其中多层配线层72层叠在设有逻辑电路的半导体基板71上并且电极焊盘73-1～73-6形成在多层配线层72的前表面上的结构。然后，例如，通过使用待安装在逻辑电路板62上的焊球56-1～56-3，将芯片61-1倒装接合到逻辑电路板62的电极焊盘73-1～73-3上。

然后，如图28的下部分所示，将芯片61-2安装在逻辑电路板62上。例如，通过使用待安装在逻辑电路板62上的焊球56-4～56-6，将芯片61-2倒装接合到逻辑电路板62的电极焊盘73-4～73-6上。

因此，制造了具有其中芯片61-1和61-2安装在逻辑电路板62上的构成的晶圆级csp81。

此外，作为晶圆级csp81，例如，可以使用其中芯片61-1和61-2安装在设有存储电路的存储电路板而不是逻辑电路板62上的构成。此外，例如，可以通过在成像器件11上安装比成像器件11小的逻辑电路板、存储电路板等来形成晶圆级csp。

此外，如图2所示，当多个电极焊盘24配置成网格形状时，可以容易地进行安装操作并且进一步容易地进行底部填充注入操作。为此，电极焊盘24的配置间距优选为0.5mm以上。此外，在电极焊盘配置在埋入型贯通电极的正上方的位置的构成中，优选使用面积大于贯通电极的直径的电极焊盘。此外，在使用非埋入型贯通电极的构成中，优选在贯通电极侧或重新布线位置处形成电极焊盘。

此外，在其中在支撑基板12上设有逻辑元件或存储元件的层叠型成像器件11中，例如，可以使用类似于日本专利申请特开no.2004-335647的第17～30段中所公开的方法。也就是说，通过形成元件然后形成可以用作贯通电极并配置为面向像素焊盘的通孔(例如，直径为2～5μm，深度为30μm)，可以在像素区域31的正下方形成贯通电极46。在这种情况下，必须将元件配置为远离通孔数μm，使得贯通电极46不会对位于支撑基板12上的元件产生不利影响。此外，在形成元件与形成配线之间形成通孔，但是可以在形成元件支撑基板的配线层之后形成可以用作贯通电极的通孔。

此外，电极焊盘26可以不配置在最靠近支撑基板12的层上，而是可以形成在多层配线层13的任何配线层21上。此外，电极焊盘26可以形成为使得两条以上的配线层叠。例如，作为电极焊盘26，可以使用铝配线和钨插塞的组合、铝配线和铜配线的组合、铜配线和铜配线的组合等，但是本发明不限于此。也就是说，可以使用各种组合。

此外，优选地，贯通电极46由具有低电阻率且易于与安装板连接的铜构成，但是也可以使用金(au)、铝(al)、钨(w)、镍(ni)、锡(sn)、其合金等。此外，在设有贯通孔25或贯通电极46的结构的情况下，可以在像素阵列表面上形成玻璃，其间插入有粘合剂。

此外，在连接到半导体基板14的步骤中，支撑基板12上可以组装有存储电路、用于驱动像素的外围电路元件等。

此外，例如，上述成像器件11可以适用于包括诸如数码相机或数码摄像机等成像系统、具有成像功能的便携式装置或具有成像的其他装置等各种电子设备。

<成像装置的构成例>

图29是示出了安装在电子设备上的成像装置的构成例的框图。

如图29所示，成像装置101包括光学系统102、成像器件103、信号处理电路104、显示器105和存储器106，并且可以拍摄静止图像或运动图像。

光学系统102包括一个或多个透镜，并将来自被摄体的图像光(入射光)引导到成像器件103，以在成像器件103的光接收面(传感器单元)上形成图像。

上述成像器件11适于用作成像器件103。响应于通过光学系统102在光接收面上形成的图像，电子在成像器件103中累积预定时间段。然后，将响应于在成像器件103中累积的电子的信号供给到信号处理电路104。

信号处理电路104对从成像器件103输出的像素信号进行各种信号处理。将通过在信号处理电路104中进行信号处理而获得的图像(图像数据)供给到显示器105以在其上显示或供给到存储器106以存储(记录)在其中。

例如，通过应用上述成像器件11，可以进一步减小具有这种构成的成像装置101的尺寸。

<图像传感器的使用例>

图30是示出了上述图像传感器的使用例的图。

例如，上述图像传感器可以用于如下所述的对诸如可见光、红外光、紫外光或x射线等光进行感测的各种情况。

·用于拍摄观赏用的图像的装置，例如，数码相机或具有相机功能的便携式装置。

·用于交通的装置，例如为了诸如自动停车等安全驾驶、识别驾驶员的状况等而对车辆的前、后、周围、内部等进行拍摄的车载传感器，用于监视行驶车辆或道路的监视相机，或者用于测量车辆之间的距离的距离测量传感器等。

·用于诸如tv、冰箱和空调等家用电器，以对使用者的手势进行拍摄并且根据该手势来操作的装置。

·用于医疗保健的装置，例如，内窥镜或通过接收红外光进行血管造影的装置等。

·用于安保的装置，例如，用于监视的安保相机或用于个人身份认证的相机等。

·用于美容的装置，例如，用于拍摄皮肤的皮肤测量仪或用于拍摄头皮的显微镜等。

·用于运动的装置，例如，用于运动等的动作相机或可佩戴相机等。

·用于农业的装置，例如，用于监测田地和作物状况的相机等。

此外，本技术还可以具有以下构成。

(1)一种固态成像器件，其包括：

半导体基板，所述半导体基板设有像素区域，在所述像素区域上多个像素以平面方式配置；

配线层，所述配线层层叠在所述半导体基板上并且设有与多个所述像素连接的配线；和

支撑基板，所述支撑基板接合到所述配线层并且支撑所述半导体基板，

其中用于电连接到外部的多个电极焊盘配置在所述配线层中的在所述半导体基板的平面图中与所述像素区域重叠的位置处，以及

在所述支撑基板中的与多个所述电极焊盘相对应的位置处设有贯通孔。

(2)根据(1)所述的固态成像器件，

其中在所述配线层上所述配线形成为多层结构，并且在相对于所述配线的所述支撑基板侧设置有其上配置有多个所述电极焊盘的电极焊盘层。

(3)根据(1)或(2)所述的固态成像器件，

其中所述电极焊盘由与所述配线不同的导体形成。

(4)根据(1)所述的固态成像器件，

其中所述电极焊盘形成在与所述配线相同的层上，作为所述配线层上的形成为多层结构的所述配线的一部分。

(5)根据(1)或(4)所述的固态成像器件，

其中所述电极焊盘由与所述配线相同的导体形成。

(6)根据(1)～(5)中任一项所述的固态成像器件，还包括：

贯通电极，所述贯通电极在所述贯通孔的底表面处电连接到所述电极焊盘，并且通过所述贯通孔延伸到所述支撑基板的上表面。

(7)根据(6)所述的固态成像器件，

其中通过用导体掩埋所述贯通孔而形成所述贯通电极。

(8)根据(1)～(7)中任一项所述的固态成像器件，

其中在使所述支撑基板与所述配线层彼此面对的同时将所述支撑基板接合到所述配线层，在所述支撑基板中预先通过绝缘膜将与贯通电极相对应的导体掩埋到所述贯通孔中，并且通过相同的导体使所述贯通电极和所述电极焊盘彼此接合。

(9)根据(8)所述的固态成像器件，

其中通过将所述导体掩埋到通孔中并对所述支撑基板进行减薄以使所述导体的头部突出来形成所述贯通电极，所述通孔的深度形成为使得所述通孔不会贯通所述支撑基板。

(10)根据(8)或(9)所述的固态成像器件，

其中在与所述贯通电极相对应的所述支撑基板的前表面上配置有电极焊盘。

(11)根据(1)～(10)中任一项所述的固态成像器件，

其中通过使用形成在所述支撑基板的前表面上以电连接到所述电极焊盘的焊球而将所述固态成像器件倒装芯片接合到其他基板上。

(12)根据(1)～(11)中任一项所述的固态成像器件，

其中形成贯通所述支撑基板并连接到所述电极焊盘的贯通电极，然后在所述半导体基板上层叠滤色器层。

(13)根据(1)～(12)中任一项所述的固态成像器件，

其中在所述半导体基板的平面图中，多个所述电极焊盘配置成网格形状。

(14)根据(1)～(12)中任一项所述的固态成像器件，

其中所述固态成像器件是背面照射型固态成像器件，其中由所述像素接收的光从所述半导体基板的背面侧照射。

(15)一种固态成像器件的制造方法，所述固态成像器件包括：半导体基板，所述半导体基板设有像素区域，在所述像素区域上多个像素以平面方式配置；配线层，所述配线层层叠在所述半导体基板上并且设有与多个所述像素连接的配线；和支撑基板，所述支撑基板接合到所述配线层并且支撑所述半导体基板，所述方法包括以下步骤：

在所述配线层中的在所述半导体基板的平面图中与所述像素区域重叠的位置处形成用于电连接到外部的多个电极焊盘；和

在所述支撑基板中的与多个所述电极焊盘相对应的位置处形成贯通孔。

(16)一种电子设备，其包括：

固态成像器件，所述固态成像器件包括：

半导体基板，所述半导体基板设有像素区域，在所述像素区域上多个像素以平面方式配置；

配线层，所述配线层层叠在所述半导体基板上并且设有与多个所述像素连接的配线；和

支撑基板，所述支撑基板接合到所述配线层并且支撑所述半导体基板，

其中用于电连接到外部的多个电极焊盘配置在所述配线层中的在所述半导体基板的平面图中与所述像素区域重叠的位置处，以及

在所述支撑基板中的与多个所述电极焊盘相对应的位置处设有贯通孔。

此外，实施方案不限于上述实施方案，并且在不脱离本公开的精神的情况下，可以修改成各种形式。

附图标记列表

11成像器件

12支撑基板

13多层配线层

14半导体基板

15滤色器层

16片上透镜层

17玻璃密封树脂层

18玻璃保护基板

21-1第一配线层

21-2第二配线层

22电极焊盘层

23层间绝缘膜

24电极焊盘

25贯通孔

26电极焊盘2

31像素区域

32光学黑色区域

33抗蚀剂图案

34光敏阻焊剂

35焊球

41绝缘膜

42贯通电极

43晶种层

44镀层

45埋入型贯通电极

46贯通电极

47非贯通孔

51绝缘膜

52掩埋的电极焊盘

53绝缘膜

54临时基板

55电极焊盘

56焊球

57氧化硅膜

61芯片

62逻辑电路板

71半导体基板

72多层配线层

73电极焊盘

81晶圆级csp